JPS63157480A - 単一層多結晶フロ−テイングゲ−ト - Google Patents
単一層多結晶フロ−テイングゲ−トInfo
- Publication number
- JPS63157480A JPS63157480A JP61302872A JP30287286A JPS63157480A JP S63157480 A JPS63157480 A JP S63157480A JP 61302872 A JP61302872 A JP 61302872A JP 30287286 A JP30287286 A JP 30287286A JP S63157480 A JPS63157480 A JP S63157480A
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- potential
- drain
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007667 floating Methods 0.000 title claims description 59
- 239000002356 single layer Substances 0.000 title description 4
- 239000000758 substrate Substances 0.000 claims description 25
- 230000015654 memory Effects 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000000696 magnetic material Substances 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 29
- 238000000034 method Methods 0.000 description 11
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 210000001113 umbilicus Anatomy 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリードオンリメモリに関するものであって、更
に詳細には、単−暦の多結晶シリコンフローティングゲ
ートを使用して形成されたり一ドオンリメモリに関する
ものである。
に詳細には、単−暦の多結晶シリコンフローティングゲ
ートを使用して形成されたり一ドオンリメモリに関する
ものである。
プログラムリードオンリメモリ (FROM)即ち書込
可能なリードオンリメモリは公知である。
可能なリードオンリメモリは公知である。
この様なメモリは多数の方法の内のいずれか1つの方法
で形成することが可能である。米国特許第4.328,
565号に回転自在去れるタイプのフローティングゲー
トを使用するFROM構成体においては、フローティン
グゲートは各々例えば多結晶シリコンの如き導電性物質
の第2層を有する制御ゲートによって積層されており、
二進OD) を格納すべきトランジスタはそれと関連す
るフローティングゲート上に、二進1(0)を格納すべ
きトランジスタのスレッシュホールド電圧と比較してト
ランジスタのスレッシュホールド電圧を変化させる電荷
を位置させる。この技術に関して広範な技法が開発され
、且つこの様なフローティングゲートへ電荷を乗せたり
又はそこから除去したりする多数の異なった方法がある
。
で形成することが可能である。米国特許第4.328,
565号に回転自在去れるタイプのフローティングゲー
トを使用するFROM構成体においては、フローティン
グゲートは各々例えば多結晶シリコンの如き導電性物質
の第2層を有する制御ゲートによって積層されており、
二進OD) を格納すべきトランジスタはそれと関連す
るフローティングゲート上に、二進1(0)を格納すべ
きトランジスタのスレッシュホールド電圧と比較してト
ランジスタのスレッシュホールド電圧を変化させる電荷
を位置させる。この技術に関して広範な技法が開発され
、且つこの様なフローティングゲートへ電荷を乗せたり
又はそこから除去したりする多数の異なった方法がある
。
別の包括的なりラスのFROMはプログラム可能なヒユ
ーズを使用する。与えられたヒユーズを介して十分な電
流を通過させることによって、該ヒユーズは破壊され且
つ二進1(0)が破壊されたヒユーズ内に格納され、一
方破壊されていないヒユーズは二進0(1)を表す。製
造されるROMにおいて単一層の多結晶シリコンを使用
することが所望される場合、一般的に、ROMを製造す
ることが可能な方法は2つしかない。第1に、ROMを
マスクの組に設計することが可能であり、この場合、単
一層のポリシリコンの有無が機能トランジスタが与えら
れたアドレスで得られるか否かを決定する。この様なR
OMは変化させることが不可能である。第2に、選択し
た電圧でヒユーズを介して十分な電流を通過させること
によって該ヒユーズを破壊し、その差異に二進1又はO
を格納することによってプログラムするプログラム可能
なヒユーズを使用することが可能である。
ーズを使用する。与えられたヒユーズを介して十分な電
流を通過させることによって、該ヒユーズは破壊され且
つ二進1(0)が破壊されたヒユーズ内に格納され、一
方破壊されていないヒユーズは二進0(1)を表す。製
造されるROMにおいて単一層の多結晶シリコンを使用
することが所望される場合、一般的に、ROMを製造す
ることが可能な方法は2つしかない。第1に、ROMを
マスクの組に設計することが可能であり、この場合、単
一層のポリシリコンの有無が機能トランジスタが与えら
れたアドレスで得られるか否かを決定する。この様なR
OMは変化させることが不可能である。第2に、選択し
た電圧でヒユーズを介して十分な電流を通過させること
によって該ヒユーズを破壊し、その差異に二進1又はO
を格納することによってプログラムするプログラム可能
なヒユーズを使用することが可能である。
本発明は1以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、フローティングゲー
トを使用するが該フローティングゲート上方に制御ゲー
トを使用することを回避するプログラマブルリードオン
リメモリトランジスタを提供することを目的とする。
した如き従来技術の欠点を解消し、フローティングゲー
トを使用するが該フローティングゲート上方に制御ゲー
トを使用することを回避するプログラマブルリードオン
リメモリトランジスタを提供することを目的とする。
本発明に拠れば、フローティングゲートがソースとドレ
インとの間のチャンネル領域上方でそれから絶縁された
形成されている。該フローティングゲートの延長が、該
ソース及びドレインから横方向に離隔した形成されたウ
ェル領域か上方でそこから離隔されて形成されている。
インとの間のチャンネル領域上方でそれから絶縁された
形成されている。該フローティングゲートの延長が、該
ソース及びドレインから横方向に離隔した形成されたウ
ェル領域か上方でそこから離隔されて形成されている。
別の電気的コンタクトが該ウェル領域へなされている。
該フローティングウェルへ電圧を印加させることによっ
て、該フローティングゲート上の電圧乃至電位が制御さ
れる。同じ程度に適宜の電圧を該ドレインへ印加させる
ことによって、ホットエレクトロンが、該フローティン
グゲートとその下側に存在するチャンネルとの間のゲー
ト酸化物を介してチャンネルからフロー、ティングゲー
ト上へ注入される。
て、該フローティングゲート上の電圧乃至電位が制御さ
れる。同じ程度に適宜の電圧を該ドレインへ印加させる
ことによって、ホットエレクトロンが、該フローティン
グゲートとその下側に存在するチャンネルとの間のゲー
ト酸化物を介してチャンネルからフロー、ティングゲー
ト上へ注入される。
該ウェルは制御ゲートとして機能し且つフローティング
ゲートへ容量的に結合されており、それは本トランジス
タのチャンネル領域へ容量的に結合されている。
ゲートへ容量的に結合されており、それは本トランジス
タのチャンネル領域へ容量的に結合されている。
制御ゲート(フローティングウェル)とフローティング
ゲートとの間の結合は、チャンネル上のフローティング
ゲートの面積に比例して該ウェル上方のフローティング
ゲートの面積を適切に選択することによって制御するこ
とが可能であり、所望の結合を得ることが可能である。
ゲートとの間の結合は、チャンネル上のフローティング
ゲートの面積に比例して該ウェル上方のフローティング
ゲートの面積を適切に選択することによって制御するこ
とが可能であり、所望の結合を得ることが可能である。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
第1図において、トランジスタ10はチャンネル領域1
3cによってドレイン13bから離隔されたソース13
aを有している。理解すべきことであるが、トランジス
タ10は、複数個のトランジスタ及びその他の構成部品
を包含する集積回路の一部であり、且つ本発明は簡単化
の為に1つのトランジスタに付いてのみ説明する。チャ
ンネル領域13c上方に延在し且つそこから絶縁体によ
って離隔されてフローティングゲート12が位置してい
る。フローティングゲート12の一部12aは、ソース
13aとドレイン13bとの間のチャンネル領域の一部
の上方に延在しており、一方フローティングゲート12
の一部12bはチャンネル領域を超えてウェル14の上
に存在するフローティングゲートの一部12cとコンタ
クトすべく延在している。ソース13a及びドレイン1
3bが形成されている基板がP型半導体物質であると、
ソース13a、ドレイン13b及びウェル14はn型半
導体物質から構成される。標準のCMOSプロセス(本
発明の構成は標準のCMOSプロセスを使用して製造さ
れる)において、ウェル14はプロセスの開始時に形成
され且つソース領域13a及びドレイン領域13bはプ
ロセスの後の方に形成される。トランジスタ10が形成
される半導体基板の上方に位置し且つゲート12の部分
12a、12b、12cを下側に存在する半導体物質か
ら離隔させて絶縁体が設けられており、それは典型的に
は下側に存在する半導体物質の酸化物である。ウェル領
域14とゲート12を制御する為の制御電圧源(不図示
)との間の電気的コンタクトは、電位をウェル領域14
へ印加させることを可能とする為にウェル領域14の上
方に存在する絶縁体を介して窓15二亜形成された導電
性コンタクトを介してなされる。
3cによってドレイン13bから離隔されたソース13
aを有している。理解すべきことであるが、トランジス
タ10は、複数個のトランジスタ及びその他の構成部品
を包含する集積回路の一部であり、且つ本発明は簡単化
の為に1つのトランジスタに付いてのみ説明する。チャ
ンネル領域13c上方に延在し且つそこから絶縁体によ
って離隔されてフローティングゲート12が位置してい
る。フローティングゲート12の一部12aは、ソース
13aとドレイン13bとの間のチャンネル領域の一部
の上方に延在しており、一方フローティングゲート12
の一部12bはチャンネル領域を超えてウェル14の上
に存在するフローティングゲートの一部12cとコンタ
クトすべく延在している。ソース13a及びドレイン1
3bが形成されている基板がP型半導体物質であると、
ソース13a、ドレイン13b及びウェル14はn型半
導体物質から構成される。標準のCMOSプロセス(本
発明の構成は標準のCMOSプロセスを使用して製造さ
れる)において、ウェル14はプロセスの開始時に形成
され且つソース領域13a及びドレイン領域13bはプ
ロセスの後の方に形成される。トランジスタ10が形成
される半導体基板の上方に位置し且つゲート12の部分
12a、12b、12cを下側に存在する半導体物質か
ら離隔させて絶縁体が設けられており、それは典型的に
は下側に存在する半導体物質の酸化物である。ウェル領
域14とゲート12を制御する為の制御電圧源(不図示
)との間の電気的コンタクトは、電位をウェル領域14
へ印加させることを可能とする為にウェル領域14の上
方に存在する絶縁体を介して窓15二亜形成された導電
性コンタクトを介してなされる。
第2図は、第1図に示した構成体の一部の断面を示して
いる。第2図において、フローティングゲート12の下
側に存在するウェル領域14及びドレイン領域13bに
対する関係を示しである。
いる。第2図において、フローティングゲート12の下
側に存在するウェル領域14及びドレイン領域13bに
対する関係を示しである。
ドレイン領域13bへの電気的コンタクト14bが、ド
レイン領域13bが形成されている半導体物質22の上
側に存在する絶縁M23の部分における開口(第1図)
を介して形成されている。ドレイン13bとソース13
aとの間のチャンネル13c上方のフローティングゲー
ト12aの下側に形成される絶縁体23の一部23a(
第2図)は、半導体技術において公知の如く、例えば酸
化物23c等のフィールド酸化物よりも−Mgtい。
レイン領域13bが形成されている半導体物質22の上
側に存在する絶縁M23の部分における開口(第1図)
を介して形成されている。ドレイン13bとソース13
aとの間のチャンネル13c上方のフローティングゲー
ト12aの下側に形成される絶縁体23の一部23a(
第2図)は、半導体技術において公知の如く、例えば酸
化物23c等のフィールド酸化物よりも−Mgtい。
ゲート部分12a及びソース13aとドレイン13bと
の間のチャンネル領域との間の絶縁体部分23aは、1
実施例においては、約350人乃至400人の厚さであ
る。フローティングゲート12の一部12cとウェル領
域14との間の酸化物23bは、フローティングゲート
12の一部12aと下側に存在するチャンネル領域との
間の酸化物と同一の厚さである。
の間のチャンネル領域との間の絶縁体部分23aは、1
実施例においては、約350人乃至400人の厚さであ
る。フローティングゲート12の一部12cとウェル領
域14との間の酸化物23bは、フローティングゲート
12の一部12aと下側に存在するチャンネル領域との
間の酸化物と同一の厚さである。
動作に付いて説明すると、電気的コンタクト15(第1
図)へその際にウェル領域14へ電圧を印加させると、
容量結合によって、フローティングゲート12上に電位
が誘起される。フローティングゲートの面積】72aに
対する部分12cの面積の比を制御することによって、
ウェル領域14を有する制御領域とフローティングゲー
ト12a下側のチャンネル領域との間の容量結合乃至は
ゲート結合比率を制御することが可能である。この関係
は、ウェル14とフローティングゲート部分12cとの
間の容量Cwell、トランジスタチャンネルとフロー
ティングゲート部分12aとの間の容量Ctran、ゲ
ート12の部分12bと下側に存在する半導体物質22
との間の容量Cfieldを知ることによって計算する
ことが可能である。従って、ゲートカップリング比は以
下の如くである。
図)へその際にウェル領域14へ電圧を印加させると、
容量結合によって、フローティングゲート12上に電位
が誘起される。フローティングゲートの面積】72aに
対する部分12cの面積の比を制御することによって、
ウェル領域14を有する制御領域とフローティングゲー
ト12a下側のチャンネル領域との間の容量結合乃至は
ゲート結合比率を制御することが可能である。この関係
は、ウェル14とフローティングゲート部分12cとの
間の容量Cwell、トランジスタチャンネルとフロー
ティングゲート部分12aとの間の容量Ctran、ゲ
ート12の部分12bと下側に存在する半導体物質22
との間の容量Cfieldを知ることによって計算する
ことが可能である。従って、ゲートカップリング比は以
下の如くである。
GCR= Cwell/((Cwall + Ctra
n + Cf1eld))(−) == Ctot GCR=ゲートカップリング比 本発明のトランジスタの動作を理解する為に、同一の基
板22をp型半導体物質で形成し、且つウェル領域14
.ソース領域13a及びドレイン領域13bをn型半導
体物質から形成する。ウェル領域14へ正電圧を印加す
ると、容量的に正電圧をゲート12へ結合させ、その際
に正電圧が酸化物23aを横断して半導体物質22内の
下側に存在するチャンネル13cへ印加させる。正のド
レイン電圧Vdをドレイン13b又正電圧をゲート12
へ同時的に印加させると、エレクトロンがゲート12a
の下側のチャンネル領域13cに沿ってソース13a(
第2図には不図示)からドレイン13bへ加速する。次
いで、ホットエレクトロンが、チャンネル13cとフロ
ーティングゲート12との間の絶縁体23aの電位バリ
アを超えて注入される。このプログラミングは、従来技
術において標準のEFROMがフローティングゲート1
2上へプログラム即ち書き込まれる方法と同一である。
n + Cf1eld))(−) == Ctot GCR=ゲートカップリング比 本発明のトランジスタの動作を理解する為に、同一の基
板22をp型半導体物質で形成し、且つウェル領域14
.ソース領域13a及びドレイン領域13bをn型半導
体物質から形成する。ウェル領域14へ正電圧を印加す
ると、容量的に正電圧をゲート12へ結合させ、その際
に正電圧が酸化物23aを横断して半導体物質22内の
下側に存在するチャンネル13cへ印加させる。正のド
レイン電圧Vdをドレイン13b又正電圧をゲート12
へ同時的に印加させると、エレクトロンがゲート12a
の下側のチャンネル領域13cに沿ってソース13a(
第2図には不図示)からドレイン13bへ加速する。次
いで、ホットエレクトロンが、チャンネル13cとフロ
ーティングゲート12との間の絶縁体23aの電位バリ
アを超えて注入される。このプログラミングは、従来技
術において標準のEFROMがフローティングゲート1
2上へプログラム即ち書き込まれる方法と同一である。
従って、電圧がその後にウェル14(二重層従来技術に
おける制御ゲートに対応する)に印加されると、ソース
領域13aとドレイン領域13bとチャンネル領域13
cとを有するトランジスタをターンオンさせるのに必要
なスレッシュホールド電圧が通常予定されるものを超え
て上昇され、従ってトランジスタ10内への情報の格納
を検知することが可能である。
おける制御ゲートに対応する)に印加されると、ソース
領域13aとドレイン領域13bとチャンネル領域13
cとを有するトランジスタをターンオンさせるのに必要
なスレッシュホールド電圧が通常予定されるものを超え
て上昇され、従ってトランジスタ10内への情報の格納
を検知することが可能である。
典型的に、ウェル14は約8 X 10”乃至lX10
17原子数/ccのドーパント濃度を持っている。
17原子数/ccのドーパント濃度を持っている。
構成において、そのトランジスタに関連するウェル14
は任意の地形的に近接した位置に位置させることが可能
であり、且つゲート12が接続されるトランジスタのソ
ース及びドレイン及びチャンネル領域に直接近接して位
置させる必要はない。
は任意の地形的に近接した位置に位置させることが可能
であり、且つゲート12が接続されるトランジスタのソ
ース及びドレイン及びチャンネル領域に直接近接して位
置させる必要はない。
実際に1部分12bを所望により曲折又はツイストさせ
て、レイアウトの経済性及び所望の回路に関する幾何学
的拘束を利用することが可能である。
て、レイアウトの経済性及び所望の回路に関する幾何学
的拘束を利用することが可能である。
上述した構成は特にCMOSプロセスにおいて有用であ
る。実際に、この構成は現在使用中の標準のCMOSプ
ロセスを変更すること無しに構成することが可能である
。1実施例において、ソース13a及びドレイン13b
は約0.5ミクロンの深さへ形成され、且つウェル14
は約4ミクロンの深さへ形成される。ソース13a及び
ドレイン13bを形成する為に使用される不純物は、約
4 X 10”/alの濃度へ注入したN型不純物(例
えば、砒素)であり、一方ウェル14を形成する為に使
用した不純物も8 X 10”/a1の濃度へ注入した
N型不純物(例えば、砒素)である。
る。実際に、この構成は現在使用中の標準のCMOSプ
ロセスを変更すること無しに構成することが可能である
。1実施例において、ソース13a及びドレイン13b
は約0.5ミクロンの深さへ形成され、且つウェル14
は約4ミクロンの深さへ形成される。ソース13a及び
ドレイン13bを形成する為に使用される不純物は、約
4 X 10”/alの濃度へ注入したN型不純物(例
えば、砒素)であり、一方ウェル14を形成する為に使
用した不純物も8 X 10”/a1の濃度へ注入した
N型不純物(例えば、砒素)である。
上述した範囲のドーパント濃度を持ったウェル14の使
用は、ウェル14と上側に存在するフローティングゲー
ト12との間に良好な品質の酸化物を形成することを可
能とする。CMOSプロセスに関連する事後の高温処理
ステップの期間中ウェル14の横方向膨張を考量にいれ
る為に一方でウェル14他方でソース13a及びドレイ
ン13bとの間の横方向間隔が十分なもの(1実施例に
おいては7ミクロン)でなければならないが、この横方
向間隔は、好適なNウェルの為のN十領域(典型的なド
ーピング濃度が約1019原子数/al)を置換する別
の実施例において、減少させることが可能である。この
N十領域はNウェルよりもプロセスにおける後の時点で
形成される。然し乍ら、この別の実施例は、N十領域を
形成する為のエキストラなマスクステップを必要とする
欠点を持っており且つN十領域において高度にドープし
たシリコンから良好な熱酸化膜を形成することは困難で
あるという別の欠点を持っている。
用は、ウェル14と上側に存在するフローティングゲー
ト12との間に良好な品質の酸化物を形成することを可
能とする。CMOSプロセスに関連する事後の高温処理
ステップの期間中ウェル14の横方向膨張を考量にいれ
る為に一方でウェル14他方でソース13a及びドレイ
ン13bとの間の横方向間隔が十分なもの(1実施例に
おいては7ミクロン)でなければならないが、この横方
向間隔は、好適なNウェルの為のN十領域(典型的なド
ーピング濃度が約1019原子数/al)を置換する別
の実施例において、減少させることが可能である。この
N十領域はNウェルよりもプロセスにおける後の時点で
形成される。然し乍ら、この別の実施例は、N十領域を
形成する為のエキストラなマスクステップを必要とする
欠点を持っており且つN十領域において高度にドープし
たシリコンから良好な熱酸化膜を形成することは困難で
あるという別の欠点を持っている。
本発明の構成は半導体基板内に形成したN型ウェルと該
ウェルの一部の情報でそれから絶縁されて形成されるポ
リシリコンゲートとの間に容量結合を使用する一方、こ
れら2つの構成の間の容量(それは酸化物及び該酸化物
下側の空乏領域の直列容量である)はそれ自身フローテ
ィングゲートとウェルとの間の電圧差に依存する、 例えば第1図及び第2図に示した如き本発明の構成にお
いては、ウェル14及びゲート12間の容量は、ソース
13aとドレイン13bとそれらの間のチャンネル領域
と上側に存在するゲート部分12 aから構成されるト
ランジスタの利得を高に維持する為に、成る値より上に
維持せねばならない。ウェル14と制御ゲート12との
間の容量結合を減少させる深い空乏は少数キャリアを与
えることによって回避することが可能である。これらの
少数キャリアは、Nウェル78内に形成するP十領域7
7の付加によって第6C図の構成内に供給される。Nウ
ェル78が深い空乏内へ進み始めると、少数キャリアは
領域77とウェル78との間のPN接合を介して通過さ
れその際にNウェル78が深い空乏へ到達することを防
止する。このことは第6d図に示されており、そこでは
回復すべき容量はライン80dで示しである。
ウェルの一部の情報でそれから絶縁されて形成されるポ
リシリコンゲートとの間に容量結合を使用する一方、こ
れら2つの構成の間の容量(それは酸化物及び該酸化物
下側の空乏領域の直列容量である)はそれ自身フローテ
ィングゲートとウェルとの間の電圧差に依存する、 例えば第1図及び第2図に示した如き本発明の構成にお
いては、ウェル14及びゲート12間の容量は、ソース
13aとドレイン13bとそれらの間のチャンネル領域
と上側に存在するゲート部分12 aから構成されるト
ランジスタの利得を高に維持する為に、成る値より上に
維持せねばならない。ウェル14と制御ゲート12との
間の容量結合を減少させる深い空乏は少数キャリアを与
えることによって回避することが可能である。これらの
少数キャリアは、Nウェル78内に形成するP十領域7
7の付加によって第6C図の構成内に供給される。Nウ
ェル78が深い空乏内へ進み始めると、少数キャリアは
領域77とウェル78との間のPN接合を介して通過さ
れその際にNウェル78が深い空乏へ到達することを防
止する。このことは第6d図に示されており、そこでは
回復すべき容量はライン80dで示しである。
上述した現象に鑑み、第1図乃至第5回に関連して上に
説明したNウェル14に対してP十領域を付加してNウ
ェルへ少数キャリア(ホール)を供給して、第6a図及
び第6d図の領域76c及び80dによって表される容
量における窪みを防止することが必要である。
説明したNウェル14に対してP十領域を付加してNウ
ェルへ少数キャリア(ホール)を供給して、第6a図及
び第6d図の領域76c及び80dによって表される容
量における窪みを防止することが必要である。
第3図乃至第5図は本発明の3つの実施例のレイアウト
を平面で示している。第3図を参照すると、トランジス
タ100は、ソースコンタクト104へ電気的に接続さ
れているソース領域102及びドレインコンタクト10
8に電気的に接続されているドレイン領域106を有し
ている。この実施例において、ソース領域102及びド
レイン領域106は各々N拡散領域である。第3図には
更に、ポリシリコンフローティングゲート11゜・ が
示されている。ポリシリコンゲート110の一部112
はソース102とドレイン106との間の区域の上を延
在する。ゲート部分112の下側にはトランジスタ10
0用のチャンネル領域が形成されている。ゲート部分1
12の電圧がトランジスタ100に対するスレッシュホ
ールド電圧を超えて上昇すると、N型チャンネル領域(
不図示)がゲート部分112下側に形成されてソース1
02とドレイン106を電気的に接続させる。ソース1
02及びドレイン106が形成される前にチャンネル領
域直上の絶縁体上にポリシリコンゲート110が形成さ
れ、従って製造中に、トランジスタ100のチャンネル
がN型不純物でドープされることを防止する。公知の如
く、ソース102及びドレイン106はゲート部分11
2及び下側に存在するチャンネルと自己整合される。
を平面で示している。第3図を参照すると、トランジス
タ100は、ソースコンタクト104へ電気的に接続さ
れているソース領域102及びドレインコンタクト10
8に電気的に接続されているドレイン領域106を有し
ている。この実施例において、ソース領域102及びド
レイン領域106は各々N拡散領域である。第3図には
更に、ポリシリコンフローティングゲート11゜・ が
示されている。ポリシリコンゲート110の一部112
はソース102とドレイン106との間の区域の上を延
在する。ゲート部分112の下側にはトランジスタ10
0用のチャンネル領域が形成されている。ゲート部分1
12の電圧がトランジスタ100に対するスレッシュホ
ールド電圧を超えて上昇すると、N型チャンネル領域(
不図示)がゲート部分112下側に形成されてソース1
02とドレイン106を電気的に接続させる。ソース1
02及びドレイン106が形成される前にチャンネル領
域直上の絶縁体上にポリシリコンゲート110が形成さ
れ、従って製造中に、トランジスタ100のチャンネル
がN型不純物でドープされることを防止する。公知の如
く、ソース102及びドレイン106はゲート部分11
2及び下側に存在するチャンネルと自己整合される。
ポリシリコンフローティングゲート110の一部114
はNドープしたウェル領域116の情報でからそれから
絶縁されて延在している。Nウェル領域116内にはN
+ドープ領域118及びP領域120が設けられている
。然し乍ら、上述した如く、ポリシリコンゲート110
は、典型的にシリコン酸化物からなる絶縁層によって、
Nウェル116.N十領域118及びP十領域120か
ら電気的に分離されている。P十領域120及びN十領
域118はコンタクト122によって電気的に共通接続
されている。コンタクト122もメタル領域124へ電
気的に接続されており、それは制御電圧源(不図示)へ
電気的に接続されている。
はNドープしたウェル領域116の情報でからそれから
絶縁されて延在している。Nウェル領域116内にはN
+ドープ領域118及びP領域120が設けられている
。然し乍ら、上述した如く、ポリシリコンゲート110
は、典型的にシリコン酸化物からなる絶縁層によって、
Nウェル116.N十領域118及びP十領域120か
ら電気的に分離されている。P十領域120及びN十領
域118はコンタクト122によって電気的に共通接続
されている。コンタクト122もメタル領域124へ電
気的に接続されており、それは制御電圧源(不図示)へ
電気的に接続されている。
動作に付いて説明すると、制御電圧(基板と相対的に正
)をN十領域118及びP領域120へ印加させる。N
十領域118及びP領域120は容量的にポリシリコン
ゲート110へ結合されているので、この制御電圧はポ
リシリコンゲート11oの電圧を増加させる。ゲート1
10の電位が十分に増加されると、上述した如く、ソー
ス1゜2とドレイン106との間に導通チャンネルが形
成される。又上述した如く、P領域120は、N+領域
118内のキャリアの空乏乃至は枯渇に応答して、N十
領域118とポリシリコンゲート110との間の容量性
結合における変化を緩和させる。
)をN十領域118及びP領域120へ印加させる。N
十領域118及びP領域120は容量的にポリシリコン
ゲート110へ結合されているので、この制御電圧はポ
リシリコンゲート11oの電圧を増加させる。ゲート1
10の電位が十分に増加されると、上述した如く、ソー
ス1゜2とドレイン106との間に導通チャンネルが形
成される。又上述した如く、P領域120は、N+領域
118内のキャリアの空乏乃至は枯渇に応答して、N十
領域118とポリシリコンゲート110との間の容量性
結合における変化を緩和させる。
第4図は本発明の第2実施例に基づくトランジスタ15
0を示している。ドレイン領域152は、P型基板内に
形成されたNウェル156を介してコンタクト154へ
電気的に接続されている。同様に、ソース領域158は
P型基板内に形成されたNウェル162を介してコンタ
クト160へ電気的に接続されている。ドレイン152
及びソース158の両方共N型拡散領域である。ポリシ
リコンフローティングゲート164はその一部164a
がドレイン152とソース158との間の絶縁体上を延
在している。ポリシリコンゲート164は又N領域16
6及びP十領域168上方を絶縁体上を延在している。
0を示している。ドレイン領域152は、P型基板内に
形成されたNウェル156を介してコンタクト154へ
電気的に接続されている。同様に、ソース領域158は
P型基板内に形成されたNウェル162を介してコンタ
クト160へ電気的に接続されている。ドレイン152
及びソース158の両方共N型拡散領域である。ポリシ
リコンフローティングゲート164はその一部164a
がドレイン152とソース158との間の絶縁体上を延
在している。ポリシリコンゲート164は又N領域16
6及びP十領域168上方を絶縁体上を延在している。
N領域166はP型基板内に形成したNウェル172を
介してコンタクト170へ接続している。ポリシリコン
ゲート164は、典型的には公知の方法で形成されるシ
リコン酸化膜等の絶縁膜によってN領域166及びP領
域168から電気的に分層されている。1実施例におい
ては、N領域166は拡散領域であり、一方P領域16
8はイオン注入によって形成される。第3図の実施例の
場合の如<、p領域168は、N領域166からのNキ
ャリアの空乏乃至は枯渇に応答してゲート164及びN
領域166の間の容量における現象を緩和させるのに役
立つ。
介してコンタクト170へ接続している。ポリシリコン
ゲート164は、典型的には公知の方法で形成されるシ
リコン酸化膜等の絶縁膜によってN領域166及びP領
域168から電気的に分層されている。1実施例におい
ては、N領域166は拡散領域であり、一方P領域16
8はイオン注入によって形成される。第3図の実施例の
場合の如<、p領域168は、N領域166からのNキ
ャリアの空乏乃至は枯渇に応答してゲート164及びN
領域166の間の容量における現象を緩和させるのに役
立つ。
トランジスタ150は、P領域176上に位置されたメ
タル壁174(典型的にはアルミニウム)によって取り
囲まれている。壁174はP領域176とオーミック接
触しっており、それは基板に電気的に接続されている。
タル壁174(典型的にはアルミニウム)によって取り
囲まれている。壁174はP領域176とオーミック接
触しっており、それは基板に電気的に接続されている。
メタル壁174はP型基板の閉じた感情形状表面部分上
に形成されており、従ってトランジスタ150を取り囲
む壁を形成している。1174の頂部上にはアルミニウ
ムの如き不透明物質が設けられている(トランジスタ1
50をより良く示すために第4図の平面図には示してい
ない)。この不透明物質はトランジスタ150を完全に
光から遮蔽する。このことは、迷光が、シリコン酸化膜
(好適には二酸化シリコン)又は窒化シリコン等の絶縁
層に沿って及びそれを介して移動してその際に光がフロ
ーティングゲート164上の電荷の状態に影響を与える
ことを防止する。
に形成されており、従ってトランジスタ150を取り囲
む壁を形成している。1174の頂部上にはアルミニウ
ムの如き不透明物質が設けられている(トランジスタ1
50をより良く示すために第4図の平面図には示してい
ない)。この不透明物質はトランジスタ150を完全に
光から遮蔽する。このことは、迷光が、シリコン酸化膜
(好適には二酸化シリコン)又は窒化シリコン等の絶縁
層に沿って及びそれを介して移動してその際に光がフロ
ーティングゲート164上の電荷の状態に影響を与える
ことを防止する。
要するに、ソース158、ドレイン152、Nウェル1
66、ゲート164は完全に不透明カバーで被覆されて
いる。このことは、光がゲート164を照射し且つその
上に格納された電荷を変化させることを防止する。
66、ゲート164は完全に不透明カバーで被覆されて
いる。このことは、光がゲート164を照射し且つその
上に格納された電荷を変化させることを防止する。
トランジスタ150は、第1図のトランジスタ1o及び
第3図のトランジスタ100と同一の態様で動作する。
第3図のトランジスタ100と同一の態様で動作する。
正の電位をウェル166へ印加させることによって、ゲ
ート164上の電位が増加される。ドレイン152及び
ゲート164への高電圧の同時的な印加により、エレク
トロンがチャンネルとゲート164間の絶縁膜の電位バ
リアを超えて注入されることとなる。このことはトラン
ジスタ150に対するスレッシュホールド′に圧を上昇
させる。
ート164上の電位が増加される。ドレイン152及び
ゲート164への高電圧の同時的な印加により、エレク
トロンがチャンネルとゲート164間の絶縁膜の電位バ
リアを超えて注入されることとなる。このことはトラン
ジスタ150に対するスレッシュホールド′に圧を上昇
させる。
第5図は、本発明に基づく別のNチャンネルトランジス
タの構成を示している。Nチャンネルトランジスタ20
0は、P型基板内に形成した導電性Nウェル領域206
を介して電気的コンタクト204へ接続されたNドレイ
ン領域202を有している。トランジスタ200は又N
ソース領域207を有しており、それはN+ソース領域
207及びP型基板の両方と電気的なオーミック接触を
しているアルミニウム218の如き不透明メタルによっ
てP型基板へ電気的に接続されている。ドレイン202
とソース207との間にはチャンネルがあり、その上方
にはポリシリコンフローティングゲート208の一部2
08aが存在している。
タの構成を示している。Nチャンネルトランジスタ20
0は、P型基板内に形成した導電性Nウェル領域206
を介して電気的コンタクト204へ接続されたNドレイ
ン領域202を有している。トランジスタ200は又N
ソース領域207を有しており、それはN+ソース領域
207及びP型基板の両方と電気的なオーミック接触を
しているアルミニウム218の如き不透明メタルによっ
てP型基板へ電気的に接続されている。ドレイン202
とソース207との間にはチャンネルがあり、その上方
にはポリシリコンフローティングゲート208の一部2
08aが存在している。
フローティングゲート208上の電位がトランジスタ2
00のスレッシュホールド電圧よりも上昇すると、N型
チャンネルがドレイン202とソース207との間に形
成される。
00のスレッシュホールド電圧よりも上昇すると、N型
チャンネルがドレイン202とソース207との間に形
成される。
ポリシリコンゲート208が、Nウェル領域212が形
成されている領域210上方を延在している。Nウェル
領域212は不透明物質218の下側で物質218の境
界の外側に延在している。
成されている領域210上方を延在している。Nウェル
領域212は不透明物質218の下側で物質218の境
界の外側に延在している。
物質218の境界の外側で、Nウェル領域212がコン
タクト214へ電気的に接続されており、それは制御電
圧源(不図示)へ接続されている。
タクト214へ電気的に接続されており、それは制御電
圧源(不図示)へ接続されている。
N型ウェル領域212内のポリシリコンゲート208下
側にはP+拡散216が延在している。P+拡散216
は、上述した如く、ウェル領域212の空乏乃至は枯渇
及びその結果発生する容量の大きな変化を防止する為に
N領域212とポリシリコンゲート208との間の容量
結合を修正させる。上述した如く、ポリシリコンゲート
208は。
側にはP+拡散216が延在している。P+拡散216
は、上述した如く、ウェル領域212の空乏乃至は枯渇
及びその結果発生する容量の大きな変化を防止する為に
N領域212とポリシリコンゲート208との間の容量
結合を修正させる。上述した如く、ポリシリコンゲート
208は。
典型的にはシリコン酸化物である絶縁層によって、P領
域216及びNウェル212から電気的に分離されてい
る。
域216及びNウェル212から電気的に分離されてい
る。
第5図から理解される如く、トランジスタ200は不透
明メタル壁218によって取り囲まれている。メタル壁
218は、イオン注入によってP型基板内に形成された
P領域220上に載置し且つそれと電気的に接続して設
けられている。メタル壁218は、1実施例において同
一のメタルから形成されている不透明カバー(不図示)
用の横方向支持体として機能し、それは光がトランジス
タ200を照射し且つフローティングゲート208上の
電荷を変化させることを防止する。
明メタル壁218によって取り囲まれている。メタル壁
218は、イオン注入によってP型基板内に形成された
P領域220上に載置し且つそれと電気的に接続して設
けられている。メタル壁218は、1実施例において同
一のメタルから形成されている不透明カバー(不図示)
用の横方向支持体として機能し、それは光がトランジス
タ200を照射し且つフローティングゲート208上の
電荷を変化させることを防止する。
トランジスタ200は、トランジスタ150(第4図)
、トランジスタ(第3図)、トランジスタ10(第1図
)をプログラムする為に使用されるのと同一の態様でプ
ログラムされる。
、トランジスタ(第3図)、トランジスタ10(第1図
)をプログラムする為に使用されるのと同一の態様でプ
ログラムされる。
本発明の主要な利点は、それは付加的なマスク又は処理
ステップを使用すること無しに標準のCMOSプロセス
を使用するということである。更に、フローティングゲ
ートへ電圧を供給する為の構造としてのNウェルの使用
は、フローティングゲートとウェル領域との間の絶縁膜
として高品質の熱酸化膜を得ることを比較的容易とさせ
ている。
ステップを使用すること無しに標準のCMOSプロセス
を使用するということである。更に、フローティングゲ
ートへ電圧を供給する為の構造としてのNウェルの使用
は、フローティングゲートとウェル領域との間の絶縁膜
として高品質の熱酸化膜を得ることを比較的容易とさせ
ている。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く1本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く1本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第1図は本発明のフローティングゲート埋設ウェル構成
体の概略平面図、第2図は第1図に示した構成の一部の
概略断面図、第3図は本発明の第2実施例の構成のレイ
アウトの概略平面図、第4図及び第5図はゲートに格納
された電荷を入射光が変化させることを防止する為にト
ランジスタとPウェルとゲート上に形成したメタルを有
する本発明の第3及び第4実施例を示した各概略図、第
6a図乃至第6d図はウェルとフローティングゲートと
の間の電圧差に応答して半導体基板の容量における変化
を示した各説明図、である。 (符号の説明) 10:トランジスタ 12:フローティングゲート 13a:ソース 13bニドレイン 13c:チャンネル 14:ウェル 22:基板 23:絶縁層 ]1丁、つマ・ぞl内;゛、゛:変更なし)F/G=1 F/G、−2 手続補正書坊幻 昭和62年4月14日 特許庁長官 黒 1)明 雄 殿 1、事件の表示 昭和61年 特 許 願 第30
2872号2、発明の名称 単一層多結晶フローテ
ィングゲート3、補正をする者 事件との関係 特許出願人 4、代理人 5、補正命令の日付
体の概略平面図、第2図は第1図に示した構成の一部の
概略断面図、第3図は本発明の第2実施例の構成のレイ
アウトの概略平面図、第4図及び第5図はゲートに格納
された電荷を入射光が変化させることを防止する為にト
ランジスタとPウェルとゲート上に形成したメタルを有
する本発明の第3及び第4実施例を示した各概略図、第
6a図乃至第6d図はウェルとフローティングゲートと
の間の電圧差に応答して半導体基板の容量における変化
を示した各説明図、である。 (符号の説明) 10:トランジスタ 12:フローティングゲート 13a:ソース 13bニドレイン 13c:チャンネル 14:ウェル 22:基板 23:絶縁層 ]1丁、つマ・ぞl内;゛、゛:変更なし)F/G=1 F/G、−2 手続補正書坊幻 昭和62年4月14日 特許庁長官 黒 1)明 雄 殿 1、事件の表示 昭和61年 特 許 願 第30
2872号2、発明の名称 単一層多結晶フローテ
ィングゲート3、補正をする者 事件との関係 特許出願人 4、代理人 5、補正命令の日付
Claims (1)
- 【特許請求の範囲】 1、プログラマブルリードオンリメモリにおいて、第1
導電型の基板、前記基板内に形成された前記第1導電型
と反対の第2導電型のソース領域、前記基板内に形成さ
れており且つ前記基板の第1中間領域によって前記ソー
ス領域から離隔されている前記第2導電型のドレイン領
域、前記基板内に形成されており前記基板の第2中間領
域によって前記ソース領域及び前記ドレイン領域から離
隔されている前記第2導電型の第3領域、前記ソース領
域と前記ドレイン領域と前記第3領域と前記第1及び第
2中間領域との上に形成されている絶縁体、前記ソース
領域と前記ドレイン領域との間に導電性経路を形成させ
る導電性手段であって前記絶縁体上に形成されており且
つ前記第3領域と前記第2中間領域と前記第1中間領域
との上を延在する導電性手段、前記ソース領域へ第1電
位を前記ドレインへ第2電位を前記第3領域へ第3電位
を印加する手段、を有することを特徴とするプログラマ
ブルリードオンリメモリ。 2、特許請求の範囲第1項において、前記第1中間領域
が前記ソース領域と前記ドレイン領域との間にチャンネ
ル領域を有することを特徴とするプログラマブルリード
オンリメモリ。 3、特許請求の範囲第1項において、前記ソース領域へ
第1電位を前記ドレイン領域へ第2電位を前記3領域へ
第3電位を印加する手段が、前記絶縁体を介して前記ソ
ース領域へ形成された第1貫通導体と、前記絶縁体を介
して前記ドレイン領域へ形成された第2貫通導体と、前
記絶縁体を介して前記第3領域へ形成した第3貫通導体
とを有しており、前記第1、第2及び第3貫通導体の各
々が、下側に存在するソース領域と、ドレイン領域と第
3領域と夫々オーミック接触して形成された導電性物質
を有していることを特徴とするプログラマブルリードオ
ンリメモリ。 4、特許請求の範囲第3項において、前記第1貫通導体
内の前記コンタクト物質へ第1電位を印加させる手段、
前記第2貫通導体内の前記コンタクト物質へ第2電位を
印加させる手段、前記第3貫通導体内の前記コンタクト
物質へ第3電位を印加させる手段、を有しており、その
際に、前記導電性物質上に電位を発生し、前記電位はそ
の際に前記ソース領域と前記ドレイン領域との間の第1
中間領域の導電度を制御することを特徴とするプログラ
マブルリードオンリメモリ。 5、特許請求の範囲第4項において、前記第3領域は、
電位を受け取ってその際に前記中間領域と、前記第2中
間領域と前記第3領域上に形成した前記導電性手段上の
電位を制御するウェル領域を有することを特徴とするプ
ログラマブルリードオンリメモリ。 6、特許請求の範囲第1項において、前記導電性手段は
、前記ソース領域と前記ドレイン猟奇との間に前記第1
・中間領域を完全に被覆しておりその際に前記第1中間
領域の導電度を制御することを特徴とするプログラマブ
ルリードオンリメモリ。 7、特許請求の範囲第6項において、前記第1中間領域
と、前記第2中間領域と、前記ソース領域と、前記ドレ
イン領域と、前記第3領域の一部との上に不透明手段を
形成して、光が前記領域に入射されることを防止するこ
とを特徴とするプログラマブルリードオンリメモリ。 8、特許請求の範囲第1項において、前記第1導電型が
P型であり且つ前記第2導電型がN型であることを特徴
とするプログラマブルリードオンリメモリ。 9、特許請求の範囲第1項において、前記第3領域に隣
接して位置された前記第1導電型の第4領域を有してお
り、前記第4領域は前記導電性手段の下側を延在してい
ることを特徴とするプログラマブルリードオンリメモリ
。 10、特許請求の範囲第1項において、前記ソース領域
を前記基板へ接続させる手段を有することを特徴とする
プログラマブルリードオンリメモリ。 11、トランジスタにおいて、ソース領域、ドレイン領
域、前記ソース領域と前記ドレイン領域との間に位置さ
れたチャンネル領域、前記チャンネル領域上方を延在し
ており且つ前記チャンネル領域から電気的に絶縁されて
いるフローティングゲート、ウェル領域、を有しており
、前記フローティングゲートは前記ウェル領域上方を延
在しており、前記フローティングゲートは前記ウェル領
域から電気的に絶縁されており前記ウェル領域は前記フ
ローティングゲートに容量的に結合されており、前記チ
ャンネルは前記ウェル領域へ印加される電圧に応答して
導通状態となることを特徴とするトランジスタ。 12、特許請求の範囲第11項において、前記ウェル領
域は第1導電型であり、前記トランジスタは前記第1導
電型と反対極性の第2導電型の第2ウェル領域を有して
おり、前記第2ウェル領域は前記第1ウェルに隣接して
位置されており、前記ゲートは前記第2ウェル領域上方
を延在していることを特徴とするトランジスタ。 13、特許請求の範囲第12項において、前記第1導電
型はN型であり且つ前記第2導電型はP型であることを
特徴とするトランジスタ。 14、特許請求の範囲第12項において、前記フローテ
ィングゲートは前記第1ウェル、前記第2ウェル及び前
記チャンネルから絶縁層によって絶縁されていることを
特徴とするトランジスタ。 15、特許請求の範囲第14項において、前記絶縁層は
酸化シリコンから構成されていることを特徴とするトラ
ンジスタ。 16、特許請求の範囲第12項において、前記絶縁層は
窒化シリコンから構成されていることを特徴とするトラ
ンジスタ。 17、特許請求の範囲第12項において、前記ゲートは
ポリシリコンから構成されていることを特徴とするトラ
ンジスタ。 18、プログラマブルリードオンリメモリにおいて、ソ
ース領域とドレイン領域とそれらの間にチャンネル領域
とを持っておりこれら全ては半導体基板内に形成されて
おり且つ前記チャンネル領域の上方にそれから絶縁して
フローティングゲートが形成されているMOSトランジ
スタ、前記ソース領域及び前記ドレイン領域へ選択した
電位を印加させる手段、前記ソース領域と前記ドレイン
領域と前記チャンネル領域とから横方向に離隔されて前
記基板内に形成されたウェル領域、前記ウェル領域の一
部上方に絶縁体上を延在して形成された前記フローティ
ングゲートの一部、前記ウェル領域へ電位を印加する手
段であってその際に前記フローティングゲート上に蓄積
される電荷を変化させ且つその際に前記MOSトランジ
スタのスレッシュホールド電圧が変化することを可能と
刺せる電位印加手段、を有することを特徴とするプログ
ラマブルリードオンリメモリ。 19、特許請求の範囲第18項において、前記ウェル領
域は軽度にドープされていることを特徴とするプログラ
ムリードオンリメモリ。 20、特許請求の範囲第19項において、前記ウェル領
域は8××10^1^5乃至1×10^1^7原子数/
ccの濃度へドープされていることを特徴とするプログ
ラムリードオンリメモリ。 21、特許請求の範囲第18項において、前記MOSト
ランジスタ上に不透明物質を形成してあり、前記ウェル
領域及び前記フローティングゲート、前記不透明物質は
、前記基板とコンタクトし、その際に光が前記フローテ
ィングゲート上に蓄積された電荷を変化させることを防
止することを特徴とするプログラムリードオンリメモリ
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61302872A JPS63157480A (ja) | 1986-12-20 | 1986-12-20 | 単一層多結晶フロ−テイングゲ−ト |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61302872A JPS63157480A (ja) | 1986-12-20 | 1986-12-20 | 単一層多結晶フロ−テイングゲ−ト |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63157480A true JPS63157480A (ja) | 1988-06-30 |
Family
ID=17914118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61302872A Pending JPS63157480A (ja) | 1986-12-20 | 1986-12-20 | 単一層多結晶フロ−テイングゲ−ト |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63157480A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5892258A (en) * | 1996-07-17 | 1999-04-06 | Nec Corporation | Read-only semiconductor memory device |
-
1986
- 1986-12-20 JP JP61302872A patent/JPS63157480A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5892258A (en) * | 1996-07-17 | 1999-04-06 | Nec Corporation | Read-only semiconductor memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4649520A (en) | Single layer polycrystalline floating gate | |
US7834417B2 (en) | Antifuse elements | |
US5523603A (en) | Semiconductor device with reduced time-dependent dielectric failures | |
US6040216A (en) | Method (and device) for producing tunnel silicon oxynitride layer | |
US4477825A (en) | Electrically programmable and erasable memory cell | |
US20020149060A1 (en) | Nonvolatile memory cell, operating method of the same and nonvolatile memory array | |
US4975384A (en) | Erasable electrically programmable read only memory cell using trench edge tunnelling | |
US7326991B2 (en) | Nonvolatile semiconductor memory and method of operating the same | |
US5316961A (en) | Floating gate type erasable and programmable read only memory cell, method of making the same, and electrically erasing and writing method | |
KR920015556A (ko) | 불휘발성 메모리 셀 구조물 및 그 형성방법 | |
US4975383A (en) | Method for making an electrically erasable programmable read only memory cell having a three dimensional floating gate | |
US6194269B1 (en) | Method to improve cell performance in split gate flash EEPROM | |
US6017792A (en) | Process for fabricating a semiconductor device including a nonvolatile memory cell | |
US6008522A (en) | Structure of buried bit line | |
WO1996027904A1 (en) | Eeprom on insulator | |
US5436480A (en) | Integrated circuit interconnection programmable and erasable by a plurality of intersecting control traces | |
US6534817B2 (en) | Contactless channel write/erase flash memory cell and its fabrication method | |
JPH021988A (ja) | 電気的にプログラム可能なメモリ・セル | |
JPH07506226A (ja) | 第3のポリシリコン層を使用するデュアルポリ不揮発性記憶装置を作製する方法 | |
US6323517B1 (en) | Non-volatile memory device with single-layered overwriting transistor | |
US10482957B2 (en) | Resistive RAM memory cell | |
US5245212A (en) | Self-aligned field-plate isolation between active elements | |
US6121116A (en) | Flash memory device isolation method and structure | |
JPS63157480A (ja) | 単一層多結晶フロ−テイングゲ−ト | |
CN109671710B (zh) | 具有改进的可编程性的otp单元 |