JPS63157480A - 単一層多結晶フロ−テイングゲ−ト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はリードオンリメモリに関するものであって、更
に詳細には、単−暦の多結晶シリコンフローティングゲ
ートを使用して形成されたり一ドオンリメモリに関する
ものである。

プログラムリードオンリメモリ　（ＦＲＯＭ）即ち書込
可能なリードオンリメモリは公知である。

この様なメモリは多数の方法の内のいずれか１つの方法
で形成することが可能である。米国特許第４．３２８，
５６５号に回転自在去れるタイプのフローティングゲー
トを使用するＦＲＯＭ構成体においては、フローティン
グゲートは各々例えば多結晶シリコンの如き導電性物質
の第２層を有する制御ゲートによって積層されており、
二進ＯＤ）　を格納すべきトランジスタはそれと関連す
るフローティングゲート上に、二進１（０）を格納すべ
きトランジスタのスレッシュホールド電圧と比較してト
ランジスタのスレッシュホールド電圧を変化させる電荷
を位置させる。この技術に関して広範な技法が開発され
、且つこの様なフローティングゲートへ電荷を乗せたり
又はそこから除去したりする多数の異なった方法がある
。

別の包括的なりラスのＦＲＯＭはプログラム可能なヒユ
ーズを使用する。与えられたヒユーズを介して十分な電
流を通過させることによって、該ヒユーズは破壊され且
つ二進１（０）が破壊されたヒユーズ内に格納され、一
方破壊されていないヒユーズは二進０（１）を表す。製
造されるＲＯＭにおいて単一層の多結晶シリコンを使用
することが所望される場合、一般的に、ＲＯＭを製造す
ることが可能な方法は２つしかない。第１に、ＲＯＭを
マスクの組に設計することが可能であり、この場合、単
一層のポリシリコンの有無が機能トランジスタが与えら
れたアドレスで得られるか否かを決定する。この様なＲ
ＯＭは変化させることが不可能である。第２に、選択し
た電圧でヒユーズを介して十分な電流を通過させること
によって該ヒユーズを破壊し、その差異に二進１又はＯ
を格納することによってプログラムするプログラム可能
なヒユーズを使用することが可能である。

本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、フローティングゲー
トを使用するが該フローティングゲート上方に制御ゲー
トを使用することを回避するプログラマブルリードオン
リメモリトランジスタを提供することを目的とする。

本発明に拠れば、フローティングゲートがソースとドレ
インとの間のチャンネル領域上方でそれから絶縁された
形成されている。該フローティングゲートの延長が、該
ソース及びドレインから横方向に離隔した形成されたウ
ェル領域か上方でそこから離隔されて形成されている。

別の電気的コンタクトが該ウェル領域へなされている。

該フローティングウェルへ電圧を印加させることによっ
て、該フローティングゲート上の電圧乃至電位が制御さ
れる。同じ程度に適宜の電圧を該ドレインへ印加させる
ことによって、ホットエレクトロンが、該フローティン
グゲートとその下側に存在するチャンネルとの間のゲー
ト酸化物を介してチャンネルからフロー、ティングゲー
ト上へ注入される。

該ウェルは制御ゲートとして機能し且つフローティング
ゲートへ容量的に結合されており、それは本トランジス
タのチャンネル領域へ容量的に結合されている。

制御ゲート（フローティングウェル）とフローティング
ゲートとの間の結合は、チャンネル上のフローティング
ゲートの面積に比例して該ウェル上方のフローティング
ゲートの面積を適切に選択することによって制御するこ
とが可能であり、所望の結合を得ることが可能である。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

第１図において、トランジスタ１０はチャンネル領域１
３ｃによってドレイン１３ｂから離隔されたソース１３
ａを有している。理解すべきことであるが、トランジス
タ１０は、複数個のトランジスタ及びその他の構成部品
を包含する集積回路の一部であり、且つ本発明は簡単化
の為に１つのトランジスタに付いてのみ説明する。チャ
ンネル領域１３ｃ上方に延在し且つそこから絶縁体によ
って離隔されてフローティングゲート１２が位置してい
る。フローティングゲート１２の一部１２ａは、ソース
１３ａとドレイン１３ｂとの間のチャンネル領域の一部
の上方に延在しており、一方フローティングゲート１２
の一部１２ｂはチャンネル領域を超えてウェル１４の上
に存在するフローティングゲートの一部１２ｃとコンタ
クトすべく延在している。ソース１３ａ及びドレイン１
３ｂが形成されている基板がＰ型半導体物質であると、
ソース１３ａ、ドレイン１３ｂ及びウェル１４はｎ型半
導体物質から構成される。標準のＣＭＯＳプロセス（本
発明の構成は標準のＣＭＯＳプロセスを使用して製造さ
れる）において、ウェル１４はプロセスの開始時に形成
され且つソース領域１３ａ及びドレイン領域１３ｂはプ
ロセスの後の方に形成される。トランジスタ１０が形成
される半導体基板の上方に位置し且つゲート１２の部分
１２ａ、１２ｂ、１２ｃを下側に存在する半導体物質か
ら離隔させて絶縁体が設けられており、それは典型的に
は下側に存在する半導体物質の酸化物である。ウェル領
域１４とゲート１２を制御する為の制御電圧源（不図示
）との間の電気的コンタクトは、電位をウェル領域１４
へ印加させることを可能とする為にウェル領域１４の上
方に存在する絶縁体を介して窓１５二亜形成された導電
性コンタクトを介してなされる。

第２図は、第１図に示した構成体の一部の断面を示して
いる。第２図において、フローティングゲート１２の下
側に存在するウェル領域１４及びドレイン領域１３ｂに
対する関係を示しである。

ドレイン領域１３ｂへの電気的コンタクト１４ｂが、ド
レイン領域１３ｂが形成されている半導体物質２２の上
側に存在する絶縁Ｍ２３の部分における開口（第１図）
を介して形成されている。ドレイン１３ｂとソース１３
ａとの間のチャンネル１３ｃ上方のフローティングゲー
ト１２ａの下側に形成される絶縁体２３の一部２３ａ（
第２図）は、半導体技術において公知の如く、例えば酸
化物２３ｃ等のフィールド酸化物よりも−Ｍｇｔい。

ゲート部分１２ａ及びソース１３ａとドレイン１３ｂと
の間のチャンネル領域との間の絶縁体部分２３ａは、１
実施例においては、約３５０人乃至４００人の厚さであ
る。フローティングゲート１２の一部１２ｃとウェル領
域１４との間の酸化物２３ｂは、フローティングゲート
１２の一部１２ａと下側に存在するチャンネル領域との
間の酸化物と同一の厚さである。

動作に付いて説明すると、電気的コンタクト１５（第１
図）へその際にウェル領域１４へ電圧を印加させると、
容量結合によって、フローティングゲート１２上に電位
が誘起される。フローティングゲートの面積】７２ａに
対する部分１２ｃの面積の比を制御することによって、
ウェル領域１４を有する制御領域とフローティングゲー
ト１２ａ下側のチャンネル領域との間の容量結合乃至は
ゲート結合比率を制御することが可能である。この関係
は、ウェル１４とフローティングゲート部分１２ｃとの
間の容量Ｃｗｅｌｌ、トランジスタチャンネルとフロー
ティングゲート部分１２ａとの間の容量Ｃｔｒａｎ、ゲ
ート１２の部分１２ｂと下側に存在する半導体物質２２
との間の容量Ｃｆｉｅｌｄを知ることによって計算する
ことが可能である。従って、ゲートカップリング比は以
下の如くである。

ＧＣＲ＝　Ｃｗｅｌｌ／（（Ｃｗａｌｌ　＋　Ｃｔｒａ
ｎ　＋　Ｃｆ１ｅｌｄ））（−）　＝＝　Ｃｔｏｔ ＧＣＲ＝ゲートカップリング比 本発明のトランジスタの動作を理解する為に、同一の基
板２２をｐ型半導体物質で形成し、且つウェル領域１４
．ソース領域１３ａ及びドレイン領域１３ｂをｎ型半導
体物質から形成する。ウェル領域１４へ正電圧を印加す
ると、容量的に正電圧をゲート１２へ結合させ、その際
に正電圧が酸化物２３ａを横断して半導体物質２２内の
下側に存在するチャンネル１３ｃへ印加させる。正のド
レイン電圧Ｖｄをドレイン１３ｂ又正電圧をゲート１２
へ同時的に印加させると、エレクトロンがゲート１２ａ
の下側のチャンネル領域１３ｃに沿ってソース１３ａ（
第２図には不図示）からドレイン１３ｂへ加速する。次
いで、ホットエレクトロンが、チャンネル１３ｃとフロ
ーティングゲート１２との間の絶縁体２３ａの電位バリ
アを超えて注入される。このプログラミングは、従来技
術において標準のＥＦＲＯＭがフローティングゲート１
２上へプログラム即ち書き込まれる方法と同一である。

従って、電圧がその後にウェル１４（二重層従来技術に
おける制御ゲートに対応する）に印加されると、ソース
領域１３ａとドレイン領域１３ｂとチャンネル領域１３
ｃとを有するトランジスタをターンオンさせるのに必要
なスレッシュホールド電圧が通常予定されるものを超え
て上昇され、従ってトランジスタ１０内への情報の格納
を検知することが可能である。

典型的に、ウェル１４は約８　Ｘ　１０”乃至ｌＸ１０
１７原子数／ｃｃのドーパント濃度を持っている。

構成において、そのトランジスタに関連するウェル１４
は任意の地形的に近接した位置に位置させることが可能
であり、且つゲート１２が接続されるトランジスタのソ
ース及びドレイン及びチャンネル領域に直接近接して位
置させる必要はない。

実際に１部分１２ｂを所望により曲折又はツイストさせ
て、レイアウトの経済性及び所望の回路に関する幾何学
的拘束を利用することが可能である。

上述した構成は特にＣＭＯＳプロセスにおいて有用であ
る。実際に、この構成は現在使用中の標準のＣＭＯＳプ
ロセスを変更すること無しに構成することが可能である
。１実施例において、ソース１３ａ及びドレイン１３ｂ
は約０．５ミクロンの深さへ形成され、且つウェル１４
は約４ミクロンの深さへ形成される。ソース１３ａ及び
ドレイン１３ｂを形成する為に使用される不純物は、約
４　Ｘ　１０”／ａｌの濃度へ注入したＮ型不純物（例
えば、砒素）であり、一方ウェル１４を形成する為に使
用した不純物も８　Ｘ　１０”／ａ１の濃度へ注入した
Ｎ型不純物（例えば、砒素）である。

上述した範囲のドーパント濃度を持ったウェル１４の使
用は、ウェル１４と上側に存在するフローティングゲー
ト１２との間に良好な品質の酸化物を形成することを可
能とする。ＣＭＯＳプロセスに関連する事後の高温処理
ステップの期間中ウェル１４の横方向膨張を考量にいれ
る為に一方でウェル１４他方でソース１３ａ及びドレイ
ン１３ｂとの間の横方向間隔が十分なもの（１実施例に
おいては７ミクロン）でなければならないが、この横方
向間隔は、好適なＮウェルの為のＮ十領域（典型的なド
ーピング濃度が約１０１９原子数／ａｌ）を置換する別
の実施例において、減少させることが可能である。この
Ｎ十領域はＮウェルよりもプロセスにおける後の時点で
形成される。然し乍ら、この別の実施例は、Ｎ十領域を
形成する為のエキストラなマスクステップを必要とする
欠点を持っており且つＮ十領域において高度にドープし
たシリコンから良好な熱酸化膜を形成することは困難で
あるという別の欠点を持っている。

本発明の構成は半導体基板内に形成したＮ型ウェルと該
ウェルの一部の情報でそれから絶縁されて形成されるポ
リシリコンゲートとの間に容量結合を使用する一方、こ
れら２つの構成の間の容量（それは酸化物及び該酸化物
下側の空乏領域の直列容量である）はそれ自身フローテ
ィングゲートとウェルとの間の電圧差に依存する、 例えば第１図及び第２図に示した如き本発明の構成にお
いては、ウェル１４及びゲート１２間の容量は、ソース
１３ａとドレイン１３ｂとそれらの間のチャンネル領域
と上側に存在するゲート部分１２　ａから構成されるト
ランジスタの利得を高に維持する為に、成る値より上に
維持せねばならない。ウェル１４と制御ゲート１２との
間の容量結合を減少させる深い空乏は少数キャリアを与
えることによって回避することが可能である。これらの
少数キャリアは、Ｎウェル７８内に形成するＰ十領域７
７の付加によって第６Ｃ図の構成内に供給される。Ｎウ
ェル７８が深い空乏内へ進み始めると、少数キャリアは
領域７７とウェル７８との間のＰＮ接合を介して通過さ
れその際にＮウェル７８が深い空乏へ到達することを防
止する。このことは第６ｄ図に示されており、そこでは
回復すべき容量はライン８０ｄで示しである。

上述した現象に鑑み、第１図乃至第５回に関連して上に
説明したＮウェル１４に対してＰ十領域を付加してＮウ
ェルへ少数キャリア（ホール）を供給して、第６ａ図及
び第６ｄ図の領域７６ｃ及び８０ｄによって表される容
量における窪みを防止することが必要である。

第３図乃至第５図は本発明の３つの実施例のレイアウト
を平面で示している。第３図を参照すると、トランジス
タ１００は、ソースコンタクト１０４へ電気的に接続さ
れているソース領域１０２及びドレインコンタクト１０
８に電気的に接続されているドレイン領域１０６を有し
ている。この実施例において、ソース領域１０２及びド
レイン領域１０６は各々Ｎ拡散領域である。第３図には
更に、ポリシリコンフローティングゲート１１゜・　が
示されている。ポリシリコンゲート１１０の一部１１２
はソース１０２とドレイン１０６との間の区域の上を延
在する。ゲート部分１１２の下側にはトランジスタ１０
０用のチャンネル領域が形成されている。ゲート部分１
１２の電圧がトランジスタ１００に対するスレッシュホ
ールド電圧を超えて上昇すると、Ｎ型チャンネル領域（
不図示）がゲート部分１１２下側に形成されてソース１
０２とドレイン１０６を電気的に接続させる。ソース１
０２及びドレイン１０６が形成される前にチャンネル領
域直上の絶縁体上にポリシリコンゲート１１０が形成さ
れ、従って製造中に、トランジスタ１００のチャンネル
がＮ型不純物でドープされることを防止する。公知の如
く、ソース１０２及びドレイン１０６はゲート部分１１
２及び下側に存在するチャンネルと自己整合される。

ポリシリコンフローティングゲート１１０の一部１１４
はＮドープしたウェル領域１１６の情報でからそれから
絶縁されて延在している。Ｎウェル領域１１６内にはＮ
＋ドープ領域１１８及びＰ領域１２０が設けられている
。然し乍ら、上述した如く、ポリシリコンゲート１１０
は、典型的にシリコン酸化物からなる絶縁層によって、
Ｎウェル１１６．Ｎ十領域１１８及びＰ十領域１２０か
ら電気的に分離されている。Ｐ十領域１２０及びＮ十領
域１１８はコンタクト１２２によって電気的に共通接続
されている。コンタクト１２２もメタル領域１２４へ電
気的に接続されており、それは制御電圧源（不図示）へ
電気的に接続されている。

動作に付いて説明すると、制御電圧（基板と相対的に正
）をＮ十領域１１８及びＰ領域１２０へ印加させる。Ｎ
十領域１１８及びＰ領域１２０は容量的にポリシリコン
ゲート１１０へ結合されているので、この制御電圧はポ
リシリコンゲート１１ｏの電圧を増加させる。ゲート１
１０の電位が十分に増加されると、上述した如く、ソー
ス１゜２とドレイン１０６との間に導通チャンネルが形
成される。又上述した如く、Ｐ領域１２０は、Ｎ＋領域
１１８内のキャリアの空乏乃至は枯渇に応答して、Ｎ十
領域１１８とポリシリコンゲート１１０との間の容量性
結合における変化を緩和させる。

第４図は本発明の第２実施例に基づくトランジスタ１５
０を示している。ドレイン領域１５２は、Ｐ型基板内に
形成されたＮウェル１５６を介してコンタクト１５４へ
電気的に接続されている。同様に、ソース領域１５８は
Ｐ型基板内に形成されたＮウェル１６２を介してコンタ
クト１６０へ電気的に接続されている。ドレイン１５２
及びソース１５８の両方共Ｎ型拡散領域である。ポリシ
リコンフローティングゲート１６４はその一部１６４ａ
がドレイン１５２とソース１５８との間の絶縁体上を延
在している。ポリシリコンゲート１６４は又Ｎ領域１６
６及びＰ十領域１６８上方を絶縁体上を延在している。

Ｎ領域１６６はＰ型基板内に形成したＮウェル１７２を
介してコンタクト１７０へ接続している。ポリシリコン
ゲート１６４は、典型的には公知の方法で形成されるシ
リコン酸化膜等の絶縁膜によってＮ領域１６６及びＰ領
域１６８から電気的に分層されている。１実施例におい
ては、Ｎ領域１６６は拡散領域であり、一方Ｐ領域１６
８はイオン注入によって形成される。第３図の実施例の
場合の如＜、ｐ領域１６８は、Ｎ領域１６６からのＮキ
ャリアの空乏乃至は枯渇に応答してゲート１６４及びＮ
領域１６６の間の容量における現象を緩和させるのに役
立つ。

トランジスタ１５０は、Ｐ領域１７６上に位置されたメ
タル壁１７４（典型的にはアルミニウム）によって取り
囲まれている。壁１７４はＰ領域１７６とオーミック接
触しっており、それは基板に電気的に接続されている。

メタル壁１７４はＰ型基板の閉じた感情形状表面部分上
に形成されており、従ってトランジスタ１５０を取り囲
む壁を形成している。１１７４の頂部上にはアルミニウ
ムの如き不透明物質が設けられている（トランジスタ１
５０をより良く示すために第４図の平面図には示してい
ない）。この不透明物質はトランジスタ１５０を完全に
光から遮蔽する。このことは、迷光が、シリコン酸化膜
（好適には二酸化シリコン）又は窒化シリコン等の絶縁
層に沿って及びそれを介して移動してその際に光がフロ
ーティングゲート１６４上の電荷の状態に影響を与える
ことを防止する。

要するに、ソース１５８、ドレイン１５２、Ｎウェル１
６６、ゲート１６４は完全に不透明カバーで被覆されて
いる。このことは、光がゲート１６４を照射し且つその
上に格納された電荷を変化させることを防止する。

トランジスタ１５０は、第１図のトランジスタ１ｏ及び
第３図のトランジスタ１００と同一の態様で動作する。

正の電位をウェル１６６へ印加させることによって、ゲ
ート１６４上の電位が増加される。ドレイン１５２及び
ゲート１６４への高電圧の同時的な印加により、エレク
トロンがチャンネルとゲート１６４間の絶縁膜の電位バ
リアを超えて注入されることとなる。このことはトラン
ジスタ１５０に対するスレッシュホールド′に圧を上昇
させる。

第５図は、本発明に基づく別のＮチャンネルトランジス
タの構成を示している。Ｎチャンネルトランジスタ２０
０は、Ｐ型基板内に形成した導電性Ｎウェル領域２０６
を介して電気的コンタクト２０４へ接続されたＮドレイ
ン領域２０２を有している。トランジスタ２００は又Ｎ
ソース領域２０７を有しており、それはＮ＋ソース領域
２０７及びＰ型基板の両方と電気的なオーミック接触を
しているアルミニウム２１８の如き不透明メタルによっ
てＰ型基板へ電気的に接続されている。ドレイン２０２
とソース２０７との間にはチャンネルがあり、その上方
にはポリシリコンフローティングゲート２０８の一部２
０８ａが存在している。

フローティングゲート２０８上の電位がトランジスタ２
００のスレッシュホールド電圧よりも上昇すると、Ｎ型
チャンネルがドレイン２０２とソース２０７との間に形
成される。

ポリシリコンゲート２０８が、Ｎウェル領域２１２が形
成されている領域２１０上方を延在している。Ｎウェル
領域２１２は不透明物質２１８の下側で物質２１８の境
界の外側に延在している。

物質２１８の境界の外側で、Ｎウェル領域２１２がコン
タクト２１４へ電気的に接続されており、それは制御電
圧源（不図示）へ接続されている。

Ｎ型ウェル領域２１２内のポリシリコンゲート２０８下
側にはＰ＋拡散２１６が延在している。Ｐ＋拡散２１６
は、上述した如く、ウェル領域２１２の空乏乃至は枯渇
及びその結果発生する容量の大きな変化を防止する為に
Ｎ領域２１２とポリシリコンゲート２０８との間の容量
結合を修正させる。上述した如く、ポリシリコンゲート
２０８は。

典型的にはシリコン酸化物である絶縁層によって、Ｐ領
域２１６及びＮウェル２１２から電気的に分離されてい
る。

第５図から理解される如く、トランジスタ２００は不透
明メタル壁２１８によって取り囲まれている。メタル壁
２１８は、イオン注入によってＰ型基板内に形成された
Ｐ領域２２０上に載置し且つそれと電気的に接続して設
けられている。メタル壁２１８は、１実施例において同
一のメタルから形成されている不透明カバー（不図示）
用の横方向支持体として機能し、それは光がトランジス
タ２００を照射し且つフローティングゲート２０８上の
電荷を変化させることを防止する。

トランジスタ２００は、トランジスタ１５０（第４図）
、トランジスタ（第３図）、トランジスタ１０（第１図
）をプログラムする為に使用されるのと同一の態様でプ
ログラムされる。

本発明の主要な利点は、それは付加的なマスク又は処理
ステップを使用すること無しに標準のＣＭＯＳプロセス
を使用するということである。更に、フローティングゲ
ートへ電圧を供給する為の構造としてのＮウェルの使用
は、フローティングゲートとウェル領域との間の絶縁膜
として高品質の熱酸化膜を得ることを比較的容易とさせ
ている。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明のフローティングゲート埋設ウェル構成
体の概略平面図、第２図は第１図に示した構成の一部の
概略断面図、第３図は本発明の第２実施例の構成のレイ
アウトの概略平面図、第４図及び第５図はゲートに格納
された電荷を入射光が変化させることを防止する為にト
ランジスタとＰウェルとゲート上に形成したメタルを有
する本発明の第３及び第４実施例を示した各概略図、第
６ａ図乃至第６ｄ図はウェルとフローティングゲートと
の間の電圧差に応答して半導体基板の容量における変化
を示した各説明図、である。 （符号の説明） １０：トランジスタ １２：フローティングゲート １３ａ：ソース １３ｂニドレイン １３ｃ：チャンネル １４：ウェル ２２：基板 ２３：絶縁層 ］１丁、つマ・ぞｌ内；゛、゛：変更なし）Ｆ／Ｇ＝１ Ｆ／Ｇ、−２ 手続補正書坊幻 昭和６２年４月１４日 特許庁長官　　黒　１）明　雄　殿 １、事件の表示　　　昭和６１年　特　許　願　第３０
２８７２号２、発明の名称　　　単一層多結晶フローテ
ィングゲート３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付

Claims (1)

1. 【特許請求の範囲】 １、プログラマブルリードオンリメモリにおいて、第１
   導電型の基板、前記基板内に形成された前記第１導電型
   と反対の第２導電型のソース領域、前記基板内に形成さ
   れており且つ前記基板の第１中間領域によって前記ソー
   ス領域から離隔されている前記第２導電型のドレイン領
   域、前記基板内に形成されており前記基板の第２中間領
   域によって前記ソース領域及び前記ドレイン領域から離
   隔されている前記第２導電型の第３領域、前記ソース領
   域と前記ドレイン領域と前記第３領域と前記第１及び第
   ２中間領域との上に形成されている絶縁体、前記ソース
   領域と前記ドレイン領域との間に導電性経路を形成させ
   る導電性手段であって前記絶縁体上に形成されており且
   つ前記第３領域と前記第２中間領域と前記第１中間領域
   との上を延在する導電性手段、前記ソース領域へ第１電
   位を前記ドレインへ第２電位を前記第３領域へ第３電位
   を印加する手段、を有することを特徴とするプログラマ
   ブルリードオンリメモリ。 ２、特許請求の範囲第１項において、前記第１中間領域
   が前記ソース領域と前記ドレイン領域との間にチャンネ
   ル領域を有することを特徴とするプログラマブルリード
   オンリメモリ。 ３、特許請求の範囲第１項において、前記ソース領域へ
   第１電位を前記ドレイン領域へ第２電位を前記３領域へ
   第３電位を印加する手段が、前記絶縁体を介して前記ソ
   ース領域へ形成された第１貫通導体と、前記絶縁体を介
   して前記ドレイン領域へ形成された第２貫通導体と、前
   記絶縁体を介して前記第３領域へ形成した第３貫通導体
   とを有しており、前記第１、第２及び第３貫通導体の各
   々が、下側に存在するソース領域と、ドレイン領域と第
   ３領域と夫々オーミック接触して形成された導電性物質
   を有していることを特徴とするプログラマブルリードオ
   ンリメモリ。 ４、特許請求の範囲第３項において、前記第１貫通導体
   内の前記コンタクト物質へ第１電位を印加させる手段、
   前記第２貫通導体内の前記コンタクト物質へ第２電位を
   印加させる手段、前記第３貫通導体内の前記コンタクト
   物質へ第３電位を印加させる手段、を有しており、その
   際に、前記導電性物質上に電位を発生し、前記電位はそ
   の際に前記ソース領域と前記ドレイン領域との間の第１
   中間領域の導電度を制御することを特徴とするプログラ
   マブルリードオンリメモリ。 ５、特許請求の範囲第４項において、前記第３領域は、
   電位を受け取ってその際に前記中間領域と、前記第２中
   間領域と前記第３領域上に形成した前記導電性手段上の
   電位を制御するウェル領域を有することを特徴とするプ
   ログラマブルリードオンリメモリ。 ６、特許請求の範囲第１項において、前記導電性手段は
   、前記ソース領域と前記ドレイン猟奇との間に前記第１
   ・中間領域を完全に被覆しておりその際に前記第１中間
   領域の導電度を制御することを特徴とするプログラマブ
   ルリードオンリメモリ。 ７、特許請求の範囲第６項において、前記第１中間領域
   と、前記第２中間領域と、前記ソース領域と、前記ドレ
   イン領域と、前記第３領域の一部との上に不透明手段を
   形成して、光が前記領域に入射されることを防止するこ
   とを特徴とするプログラマブルリードオンリメモリ。 ８、特許請求の範囲第１項において、前記第１導電型が
   Ｐ型であり且つ前記第２導電型がＮ型であることを特徴
   とするプログラマブルリードオンリメモリ。 ９、特許請求の範囲第１項において、前記第３領域に隣
   接して位置された前記第１導電型の第４領域を有してお
   り、前記第４領域は前記導電性手段の下側を延在してい
   ることを特徴とするプログラマブルリードオンリメモリ
   。 １０、特許請求の範囲第１項において、前記ソース領域
   を前記基板へ接続させる手段を有することを特徴とする
   プログラマブルリードオンリメモリ。 １１、トランジスタにおいて、ソース領域、ドレイン領
   域、前記ソース領域と前記ドレイン領域との間に位置さ
   れたチャンネル領域、前記チャンネル領域上方を延在し
   ており且つ前記チャンネル領域から電気的に絶縁されて
   いるフローティングゲート、ウェル領域、を有しており
   、前記フローティングゲートは前記ウェル領域上方を延
   在しており、前記フローティングゲートは前記ウェル領
   域から電気的に絶縁されており前記ウェル領域は前記フ
   ローティングゲートに容量的に結合されており、前記チ
   ャンネルは前記ウェル領域へ印加される電圧に応答して
   導通状態となることを特徴とするトランジスタ。 １２、特許請求の範囲第１１項において、前記ウェル領
   域は第１導電型であり、前記トランジスタは前記第１導
   電型と反対極性の第２導電型の第２ウェル領域を有して
   おり、前記第２ウェル領域は前記第１ウェルに隣接して
   位置されており、前記ゲートは前記第２ウェル領域上方
   を延在していることを特徴とするトランジスタ。 １３、特許請求の範囲第１２項において、前記第１導電
   型はＮ型であり且つ前記第２導電型はＰ型であることを
   特徴とするトランジスタ。 １４、特許請求の範囲第１２項において、前記フローテ
   ィングゲートは前記第１ウェル、前記第２ウェル及び前
   記チャンネルから絶縁層によって絶縁されていることを
   特徴とするトランジスタ。 １５、特許請求の範囲第１４項において、前記絶縁層は
   酸化シリコンから構成されていることを特徴とするトラ
   ンジスタ。 １６、特許請求の範囲第１２項において、前記絶縁層は
   窒化シリコンから構成されていることを特徴とするトラ
   ンジスタ。 １７、特許請求の範囲第１２項において、前記ゲートは
   ポリシリコンから構成されていることを特徴とするトラ
   ンジスタ。 １８、プログラマブルリードオンリメモリにおいて、ソ
   ース領域とドレイン領域とそれらの間にチャンネル領域
   とを持っておりこれら全ては半導体基板内に形成されて
   おり且つ前記チャンネル領域の上方にそれから絶縁して
   フローティングゲートが形成されているＭＯＳトランジ
   スタ、前記ソース領域及び前記ドレイン領域へ選択した
   電位を印加させる手段、前記ソース領域と前記ドレイン
   領域と前記チャンネル領域とから横方向に離隔されて前
   記基板内に形成されたウェル領域、前記ウェル領域の一
   部上方に絶縁体上を延在して形成された前記フローティ
   ングゲートの一部、前記ウェル領域へ電位を印加する手
   段であってその際に前記フローティングゲート上に蓄積
   される電荷を変化させ且つその際に前記ＭＯＳトランジ
   スタのスレッシュホールド電圧が変化することを可能と
   刺せる電位印加手段、を有することを特徴とするプログ
   ラマブルリードオンリメモリ。 １９、特許請求の範囲第１８項において、前記ウェル領
   域は軽度にドープされていることを特徴とするプログラ
   ムリードオンリメモリ。 ２０、特許請求の範囲第１９項において、前記ウェル領
   域は８××１０＾１＾５乃至１×１０＾１＾７原子数／
   ｃｃの濃度へドープされていることを特徴とするプログ
   ラムリードオンリメモリ。 ２１、特許請求の範囲第１８項において、前記ＭＯＳト
   ランジスタ上に不透明物質を形成してあり、前記ウェル
   領域及び前記フローティングゲート、前記不透明物質は
   、前記基板とコンタクトし、その際に光が前記フローテ
   ィングゲート上に蓄積された電荷を変化させることを防
   止することを特徴とするプログラムリードオンリメモリ
   。