KR19980031090A - 반도체 소자의 전하 저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전하 저장전극 형성방법을 제공하는 것으로, 언도프 및 도프 CVD 산화막을 반복하여 적층한 후 그 위에 반구형 폴리실리콘층을 형성한 다음 이 반구형 폴리실리콘층을 소정두께 식각하고, 남아있는 반구형 폴리실리콘층을 마스크로 이용한 언도프 및 도프 CVD 산화막을 패터닝하므로써 코어 산화막을 형성한다.
그리고, 코어 산화막을 이루는 언도프 및 도프 CVD 산화막의 식각 선택비를 이용하여 코어 산화막의 측벽에 요철을 형성한 다음 코어 산화막 사이가 매립되도록 폴리실리콘층을 형성하고, 이 폴리실리콘층을 전면식각하여 코어 산화막이 노출되도록 한 후 코어 산화막을 제거하므로써 다수개의 실린더 구조를 갖는 전하 저장전극을 형성하여 유효 표면적을 극대화 할 수 있는 효과가 있다.
Description
본 발명은 좁은 셀면적 내에서 충분한 전하 저장용량을 확보할 수 있도록 다수개의 실린더를 형성하고, 이 실린더에 미세한 요철을 형성하여 유효 표면적을 증대시킬 수 있는 반도체 소자의 전하 저장전극 형성방법에 관한 것이다.
일반적으로 DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 셀(Cell) 면적은 급격하게 축소되고, 소자의 동작을 위해서는 단위셀당 일정량 이상의 정전용량을 확보하기 위한 노력이 요구된다. 이에 따라 16M DRAM급 이상의 소자에서는 3차원 구조의 NO 다중 절연층을 채용하고 있다.
그러나, 이와같은 3차원의 구조도 256M DRAM급 이상의 소자에서는 일정량 이상의 캐패시터 용량을 확보하는데에 어려움이 있다. 그래서 일부에서는 Ta2O5, BST 등과 같은 고유전 특성을 가지는 박막 재료의 개발을 하고 있으나 이들 재료는 아직 DRAM 등과 같은 소자에 적용하기 위해서는 전극구조 및 박막의 균일성(Uniformity) 등과 같은 측면에서 아직 해결해야 할 문제점이 많다.
본 발명은 좁은 셀면적 내에서 충분한 전하 저장용량을 확보할 수 있도록 다수개의 실린더를 형성하고, 이 실린더에 미세한 요철을 형성하여 유효 표면적을 증대시킬 수 있는 반도체 소자의 전하 저장전극 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 제조공정을 마친 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 언도프 CVD 산화막 및 도프 CVD 산화막을 순차적으로 반복하여 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 반구형 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 제1폴리실리콘층이 노출되도록 도프 CVD 산화막 및 언도프 CVD 산화막을 순차적으로 패터닝하는 단계와, 상기 단계로부터 반구형 폴리실리콘층을 소정두께 만큼 식각한 후 남아있는 반구형 폴리실리콘층을 마스크로 이용하여 도프 및 언도프 CVD 산화막을 패터닝하여 코어 산화막을 형성하는 단계와, 상기 단계로부터 코어 산화막을 이루는 언도프 및 도프 CVD 산화막의 식각 선택비 차이를 이용한 식각공정으로 코어 산화막의 측벽에 요철을 형성하는 단계와, 상기 단계로부터 코어 산화막 사이가 매립되도록 제2폴리실리콘층을 형성하는 단계와, 상기 단계로부터 절연막 및 코어 산화막이 노출되도록 에치백 공정을 실시한 후 코어 산화막을 제거하는 단계로 이루어진다.
도 1A 내지 1E는 본 발명에 따른 반도체 소자의 전하 저장전극형성방법을 설명하기 위한 소자의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1:실리콘기판2:필드산화막
3:게이트 전극4:접합영역
5:절연막6:제1폴리실리콘층
7A 및 7B:언도프 CVD 산화막8A 및 8B:도프 CVD 산화막
9:반구형 폴리실리콘층10:제2폴리실리콘층
A:코어 산화막B:전하 저장전극
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1A 내지 1E는 본 발명에 따른 반도체 소자의 전하 저장전극 형성방법을 설명하기 위한 소자의 단면도이다.
도 1A는 필드산화막(2), 게이트 전극(3) 및 접합영역(4)이 형성된 실리콘기판(1)상에 절연막(5)을 형성한 후 접합영역(4)이 노출되도록 절연막(5)을 식각하여 콘택홀을 형성하고, 그 전체 상부면에 제1폴리실리콘층(6)을 형성한 다음 그 위에 언도프 CVD 산화막(7A), 도프 CVD 산화막(8A), 언도프 CVD 산화막(7B) 도프 CVD 산화막(8B)을 순차적으로 형성한 상태를 도시한다. 언도프 CVD 산화막(7A 및 7B) 및 도프 CVD 산화막(8A 및 8B)은 저압 화학 증착법(LP CVD) 또는 상압 화학 증착법(AP CVD)에 의해 형성된다. 그리고, 언도프 CVD 산화막(7A 및 7B) 및 도프 CVD 산화막(8A 및 8B)은 본 발명에서는 4층으로 하였으나 필요에 따라서 2 내지 10층 또는 그 이상으로 하여도 좋다.
도 1B는 도프 CVD 산화막(8B)상에 반구형 폴리실리콘층(9)을 형성한 후 제1폴리실리콘층(6)이 노출되도록 반구형 폴리실리콘층(9), 도프 CVD 산화막(8B), 언도프 CVD 산화막(7B), 도프 CVD 산화막(8A) 및 언도프 CVD 산화막(7A)을 순차적으로 패터닝한 상태를 도시한다.
도 1C는 반구형 폴리실리콘층(9)을 소정두께 만큼 식각한 후 남아있는 반구형 폴리실리콘층(9A)을 마스크로 이용하여 도프 CVD 산화막(8B), 언도프 CVD 산화막(7B) 도프 CVD 산화막(8A) 및 언도프 CVD 산화막(7A)을 순차적으로 패터닝하여 코어 산화막을 형성한 상태를 도시한다.
도 1D는 언도프 CVD 산화막(7A 및 7B) 및 도프 CVD 산화막(8A 및 8B)의 식각 선택비 차이를 이용한 식각공정으로 코어 산화막(A)의 측벽에 요철을 형성한 후 코어 산화막(A) 사이가 매립되도록 제2폴리실리콘층(10)을 형성한 상태를 도시한다.
식각공정은 HF 또는 BOE를 사용하여 실시된다.
도 1E는 절연막(5) 및 코어 산화막(A)이 노출되도록 에치백 공정을 실시한 후 코어 산화막(A)을 제거하므로써 전하 저장전극(B)을 형성한 상태를 도시한다.
상술한 바와같이 본 발명에 의하면 언도프 및 도프 CVD 산화막을 반복하여 적층한 후 그 위에 반구형 폴리실리콘층을 형성한 다음 이 반구형 폴리실리콘층을 소정두께 식각하고, 남아있는 반구형 폴리실리콘층을 마스크로 이용하여 언도프 및 도프 CVD 산화막을 패터닝하여 코어 산화막을 형성하고, 코어 산화막을 이루는 언도프 및 도프 CVD 산화막의 식각 선택비를 이용하여 코어 산화막의 측벽에 요철을 형성한 다음 코어 산화막 사이가 매립되도록 폴리실리콘층을 형성하고, 이 폴리실리콘층을 전면식각하여 코어 산화막이 노출되도록 한 후 코어 산화막을 제거하므로써 다수개의 실린더 구조를 갖는 전하 저장전극을 형성하여 유효 표면적을 극대화 할 수 있는 탁월한 효과가 있다.
Claims (4)
- 반도체 소자의 전하 저장전극 형성방법에 있어서,소정의 제조공정을 마친 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계와,상기 단계로부터 상기 실리콘기판의 전체 상부면에 제1폴리실리콘층을 형성하는 단계와,상기 단계로부터 언도프 CVD 산화막 및 도프 CVD 산화막을 순차적으로 반복하여 형성하는 단계와,상기 단계로부터 상기 실리콘기판의 전체 상부면에 반구형 폴리실리콘층을 형성하는 단계와,상기 단계로부터 상기 제1폴리실리콘층이 노출되도록 상기 도프 CVD 산화막 및 언도프 CVD 산화막을 순차적으로 패터닝하는 단계와,상기 단계로부터 상기 반구형 폴리실리콘층을 소정두께 만큼 식각한 후 남아있는 반구형 폴리실리콘층을 마스크로 이용하여 상기 도프 및 언도프 CVD 산화막을 패터닝하여 코어 산화막을 형성하는 단계와,상기 단계로부터 상기 코어 산화막을 이루는 상기 언도프 및 도프 CVD 산화막의 식각 선택비 차이를 이용한 식각공정으로 상기 코어 산화막의 측벽에 요철을 형성하는 단계와,상기 단계로부터 상기 코어 산화막 사이가 매립되도록 제2폴리실리콘층을 형성하는 단계와,상기 단계로부터 상기 절연막 및 코어 산화막이 노출되도록 에치백 공정을 실시한 후 상기 코어 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 언도프 CVD 산화막 및 도프 CVD 산화막은 저압 화학 증착법 또는 상압 화학 증착법중 어느 하나의 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 언도프 CVD 산화막 및 도프 CVD 산화막은 2 내지 10층으로 형성되는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 식각공정은 HF 또는 BOE중 어느 하나를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050621A KR19980031090A (ko) | 1996-10-31 | 1996-10-31 | 반도체 소자의 전하 저장전극 형성방법 |
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| KR1019960050621A KR19980031090A (ko) | 1996-10-31 | 1996-10-31 | 반도체 소자의 전하 저장전극 형성방법 |
Publications (1)
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|---|---|
| KR19980031090A true KR19980031090A (ko) | 1998-07-25 |
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ID=66316229
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019960050621A KR19980031090A (ko) | 1996-10-31 | 1996-10-31 | 반도체 소자의 전하 저장전극 형성방법 |
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|---|---|
| KR (1) | KR19980031090A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
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1996
- 1996-10-31 KR KR1019960050621A patent/KR19980031090A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
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