KR20110060757A - 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 기존의 레티클을 그대로 사용하면서도 보다 더 작은 크기 및 보다 더 많은 갯수의 패턴을 형성할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 식각대상층 상에 제1하드마스크막과 제2하드마스크막을 순차적으로 형성하는 단계; 상기 제2하드마스크막 상에 희생막을 형성하는 단계; 마스크레이아웃 상의 선폭보다 더 큰 선폭의 개구를 갖는 감광막패턴을 식각배리어로 상기 희생막을 식각하여 희생막패턴을 형성하는 단계; 상기 희생막패턴을 식각배리어로 제2하드마스크막을 식각하여 제2하드마스크막패턴을 형성하는 단계; 상기 제2하드마스크막패턴의 측벽에 접하는 스페이서를 형성하는 단계; 상기 희생막패턴을 제거하는 단계; 상기 스페이서를 식각배리어로 상기 제1하드마스크막을 식각하여 제1하드마스크막패턴을 형성하는 단계; 및 상기 제1하드마스크막패턴을 식각배리어로 상기 식각대상층을 식각하여 패턴을 형성하는 단계를 포함하고, 본 발명은 포토리소그래피 공정을 진행하되 노광에너지를 증가시켜 감광막패턴을 형성하므로써 보다 많은 갯수의 패턴을 형성할 수 있는 효과가 있다. 또한, 패턴 크기또한 더욱 미세한 선폭으로 조절할 수 있는 효과가 있다.
스페이서패터닝, 노광에너지, 마스크, 레티클, 레이아웃

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 보다 더 작은 미세 선폭의 패턴을 형성할 수 있는 반도체장치 제조 방법에 관한 것이다.
반도체 장치의 개발에 있어서 패턴 미세화(Pattern Shrinkage)는 수율 향상을 위해 가장 핵심이 되는 사항이다. 이와 같은 패턴 미세화로 인하여 마스크(Mask) 공정도 점점 작은 크기(size)가 요구 되고 있고, 이로 인하여 30nm급 이하의 반도체장치에는 ArF 감광막(Photoresist)이 도입되었으나 더 미세한 패턴이 요구되고 있기 때문에 ArF 감광막도 한계에 이르고 있다.
그리하여 DRAM 및 플래시메모리(FLASH Memory) 모두 새로운 패터닝(Patterning) 기술이 요구되어지고 있으며 이에 따라 스페이서패터닝공정(Spacer Patterning Technology; SPT)이라는 새로운 기술이 도입되었다.
콘택홀(Contact hole) 형성을 위해서는 마스크 공정에서 패턴을 먼저 정의(Define) 해주어야 했으며 이는 1:1 피치(pitch) 상황에서만 가능했다. 그러나 현재 40nm 이하의 패턴 형성이 어려운 것이 사실이다.
따라서, 스페이서패터닝공정(SPT)을 이용하면 40nm 이하의 콘택홀을 형성할 수 있다.
최근에 고집적화되는 반도체장치에서는 제한된 면적에 더 많은 칩을 형성하고자 하며, 콘택홀또한 더 많이 형성할 수록 고집적화에 유리하다.
그러나, 통상적인 마스크 공정의 장비로는 40nm 이하의 콘택홀을 복수개 형성하는데 한계가 있다. 30nm 이하의 콘택홀을 형성하기 위해 콘택식각을 진행할 경우 디자인룰상 마스크공정의 한계로 2개의 콘택홀을 동시에 형성할 수 없다.
본 발명은 기존의 레티클을 그대로 사용하면서도 보다 더 작은 크기 및 보다 더 많은 갯수의 패턴을 형성할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 피식각층 상에 마스크레이아웃 상의 선폭보다 더 큰 선폭의 개구를 갖는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각배리어로 하여 상기 피식각층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 식각대상층 상에 제1하드마스크막과 제2하드마스크막을 순차적으로 형성하는 단계; 상기 제2하드마스크막 상에 희생막을 형성하는 단계; 마스크레이아웃 상의 선폭보다 더 큰 선폭의 개구를 갖는 감광막패턴을 식각배리어로 상기 희생막을 식각하여 희생막패턴을 형성하는 단계; 상기 희생막패턴을 식각배리어로 제2하드마스크막을 식각하여 제2하드마스크막패턴을 형성하는 단계; 상기 제2하드마스크막패턴의 측벽에 접하는 스페이서를 형성하는 단계; 상기 희생막패턴을 제거하는 단계; 상기 스페이서를 식각배리어로 상기 제1하드마스크막을 식각하여 제1하드마스크막패턴을 형성하는 단계; 및 상기 제1하드마스크막패턴을 식각배리어로 상기 식각대상층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 포토리소그래피 공정을 진행하되 노광에너지를 증가시켜 감광막패턴을 형성하므로써 보다 많은 갯수의 패턴을 형성할 수 있는 효과가 있다. 또한, 패턴 크기또한 더욱 미세한 선폭으로 조절할 수 있는 효과가 있다. 이에 따라 공정마진을 증가시킬 수 있다.
또한, 본 발명은 별도의 장비 및 추가 비용없이 마스크레이아웃을 쉽게 사용할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
일반적으로 스페이서패터닝기술(SPT)은 파지티브형(Positive type)과 네가티브형(Negative type)이 있는데 본 발명에서는 파지티브형을 이용하여 서브 30nm급 콘택홀을 형성하는 방법이다. 파지티브형 스페이서패터닝 공정은 1차 패터닝에 의해 형성된 라인(Line)이 후속 스페이서(Spacer) 사이의 간격(space)이 되는 공정이다. 네가티브형 스페이서패터닝 공정은 1차 패터닝에 형성된 라인이 후속 스페이서를 제거하여 그대로 라인이 되는 공정이다.
본 발명은 마스크 공정시 디자인룰(Design rule)보다 더 크게 패턴을 정의하며, 후속 스페이서패터닝공정을 이용하여 여러개의 콘택홀을 동시에 형성한다.
도 1은 본 발명의 실시예에 따른 마스크 공정을 도시한 도면이다.
도 1을 참조하면, 콘택홀 공정에서 사용되는 마스크(R)(또는 레티클(Reticle))에는 패턴(P)이 정의되어 있다. 마스크에 정의된 패턴(P)은 디자인룰(Design rule) 상의 설정된 크기를 갖는다.
본 발명은 위와 같은 마스크(R)를 이용하여 포토리소그래피 공정 중 노광할 때 노광에너지를 증가시켜 감광막패턴(PR)에 도면부호 'P1'과 같이 마스크에서 정의된 패턴 'P'보다 더 큰 선폭을 갖는 패턴이 정의되도록 한다. 확장된 패턴 'P1'을 정의하기 위해 노광에너지는 조절된다. 노광에너지는 10∼30mj 범위에서 조절된다. P1은 감광막패턴에 형성되는 패턴으로서, 위와 같이 노광에너지를 조절하므로써 DICD(Develop Insfection Critical Dimension)를 조절할 수 있다. 여기서, 확장된 패턴 P1은 감광막패턴에 형성되는 개구(Opening)라고도 일컫는다.
도 2a는 본 발명의 실시예에 따른 마스크 레이아웃을 도시한 도면이고, 도 2b는 에너지 시뮬레이션컨투어(Simulation contour)을 보여주는 도면이다.
도 2a를 참조하면, 마스크 레이아웃은 비크롬영역(101)과 크롬영역(102)을 갖는다. 비크롬(Non crome) 영역은 빛이 투과되어 노광이 진행되는 영역이고 크롬(Crome) 영역은 빛이 차단되는 영역이다. 비크롬영역(101)은 도 1의 'P'에 대응하는 영역이며, 비크롬영역(101)의 크기에 의해 콘택홀 등의 패턴 크기가 결정된다.
위와 같은 마스크레이아웃을 이용하여 노광을 진행하면, 도 2b에 도시된 시뮬레이션 컨투어를 얻을 수 있다.
도 2b를 참조하면, 에너지가 증가되면 도면부호 '201'의 크기가 증가된다. 도면부호 '201'은 도 1의 P1에 대응한다. 한편, 도면부호 '202'는 마스크 상에서는 크롬영역이나 산란된 빛의 영향을 받게 되며, 이에 따라 에너지가 증가되면 이 영역의 빛의 세기도 증가된다.
위와 같은 마스크레이아웃 및 노광 방법을 이용하여 포토리소그래피 공정을 이용하면, 디자인룰에 의해 설정된 크기보다 더 큰 패턴을 감광막패턴에 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 노광 에너지 증가에 따른 패턴 크기 변화를 도시한 도면으로서, 노광에너지가 점점 증가할수록(a->e로 갈수록) 패턴 크기가 더욱 커지는 것을 알 수 있다. 여기서, 패턴은 감광막패턴에 형성되는 패턴으로서 개구(Opening)라고도 일컫는다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체장치의 패턴 형성 방법을 도시한 공정 단면도이다. 도 5a 내지 도 5h는 본 발명의 실시예에 따른 반도체장치의 패턴 형성 방법을 도시한 평면도이다. 이하, 도 4a 내지 도 4h 및 도 5a 내지 도 5h를 참조하여 설명한다.
도 4a 및 도 도 5a에 도시된 바와 같이, 식각대상층(21) 상에 하드마스크막을 형성한다. 여기서, 하드마스크막은 1차 하드마스크막(22), 2차 하드마스크막(23) 및 3차 하드마스크막(24)의 삼중 구조를 갖는다. 하드마스크막은 사용 목적 에 따라 하나의 막만 형성할 수 있다. 식각대상층(21)은 산화막 등의 절연막을 포함하고, 1차 하드마스크막(22)과 2차 하드마스크막(23)은 실리콘질화막을 포함하며, 3차 하드마스크막(24)은 실리콘산화막을 포함한다. 1차 하드마스크막(22)과 2차 하드마스크막(23) 중 어느 하나의 막은 생략해도 된다. 1차 하드마스크막(22)과 2치 하드마스크막(23)을 '제1하드마스크막'이라 약칭할 수 있고, 3차 하드마스크막(24)을 '제2하드마스크막'이라 약칭할 수 있다.
이어서, 3차 하드마스크막(24) 상에 희생하드마스크막을 형성한다. 여기서, 희생하드마스크막이란 후속 식각공정에서 3차 하드마스크막(24)을 식각할 때 식각배리어로 사용된 후 제거되는 물질이다. 희생하드마스크막은 제1희생하드마스크막(25)과 제2희생하드마스크막(26)의 이중 구조를 갖는다. 희생하드마스크막또한 사용 목적에 따라 하나의 막만 형성할 수 있다. 제1 및 제2희생하드마스크막(25, 26)은 비정질카본막을 포함한다.
이어서, 제2희생하드마스크막(26) 상에 반사방지막(27)을 형성한다. 반사방지막(27)은 BARC(Bottom Anti Reflective Coating)를 포함할 수 있다. 예를 들어, 실리콘산화질화막(SiON)을 포함한다.
이어서, 반사방지막(27) 상에 감광막을 도포한 후 포토리소그래피 공정을 진행하여 감광막패턴(28)을 형성한다. 감광막은 ArF 감광막을 포함한다. 감광막패턴(28)은 패턴(P1)이 정의되어 있다. 여기서, 패턴(P1)이란 후속 식각대상층(21)을 식각하여 형성되는 패턴을 정의한 것으로서, 패턴(P1)은 콘택홀을 포함한다. 패턴(P1)은 개구(Opening)이라고도 일컫는다.
본 발명에서는 감광막패턴(28) 형성을 위한 마스크 공정시 일반적인 콘택홀 공정에서 사용되는 레티클(Reticle)을 그대로 사용하되, 노광시 노광에너지 조건을 조절하여 그 폭을 크게 정의한다. 레티클 및 노광방법은 도 1, 도 2a 및 도 2b를 참조하기로 한다.
위와 같이, 본 발명은 노광에너지를 조절하여 마스크레이아웃상의 선폭보다 더 큰 선폭의 패턴(P1)을 갖는 감광막패턴(28)을 형성한다. 마스크레이아웃 상의 선폭이 30nm인 경우, 노광에너지는 10∼30mj의 범위를 가질 수 있다.
도 4b 및 도 5b에 도시된 바와 같이, 감광막패턴(28)을 식각배리어로 하여 반사방지막(27)을 식각한다. 반사방지막(27)의 식각시 식각가스는 CxHyFz(예, CHF3) 계열 또는 HBr 화합물을 이용하고, 플라즈마식각으로 진행한다. 추가로 O2, N2, He, Ar, COS 가스 등을 첨가하여 식각프로파일을 수직하게 얻는다.
이어서, 제2희생하드마스크막(26)과 제1희생하드마스크막(25)을 식각한다. 이와 같이 제2희생하드마스크막(26)과 제1희생하드마스크막(25)을 식각한 후에 감광막패턴이 모두 소모될 수 있다. 그러하더라도 반사방지막패턴(27A)은 잔류하며, 반사방지막패턴(27A) 아래에는 제2희생하드마스크막패턴(26A)과 제1희생하드마스크막패턴이 형성되며, 3차 하드마스크막(24)이 노출된다.
도 4c 및 도 5c에 도시된 바와 같이, 제2희생하드마스크막패턴(26A)과 제1희생하드마스크막패턴(25A)을 식각배리어로 하여 3차 하드마스크막(24)을 식각한다. 이에 따라, 3차 하드마스크막패턴(24A)이 형성된다. 3차 하드마스크막(24) 식각시 식각가스는 CxHyFz(예, CHF3) 계열, HBr, Cl 화합물을 이용하고, 플라즈마식각으로 진행한다. 추가로 O2, N2, He, Ar, COS 가스 등을 첨가하여 식각프로파일을 수직하게 얻는다. 위와 같이, 3차 하드마스크막(24)을 식각하면 2차 하드마스크막(23)이 노출된다.
도 4d 및 도 5d에 도시된 바와 같이, 제2희생하드마스크막패턴과 제1희생하드마스크막패턴을 제거한다. 이에 따라 3차 하드마스크막패턴(24A)만 잔류한다. 3차 하드마스크막을 제2하드마스크막이라고 약칭할 수 있으므로, 3차 하드마스크막패턴은 제2하드마스크막패턴이라 할 수 있다.
이어서, 3차 하드마스크막패턴(24A)을 포함한 전면에 스페이서막(29)을 형성한다. 스페이서막(29)은 단차피복성(Step Coverage)이 좋은 저온(상온∼500℃) 화학기상증착법(CVD; Chemical Vapor Deposition) 또는 원자층증착법(ALD; Atomic Layer Deposition)을 이용하여 형성한다. 또한, 제1 및 제2희생하드마스크막패턴과 건식식각의 선택비를 갖는 물질로 형성한다. 3차 하드마스크막패턴(24A)과 건식식각의 선택비를 갖는 경우 습식식각으로 제거되는 막을 이용하여 형성한다. 이에 따라 고선택비의 습식식각을 이용할 수 있다.
예를 들어, 3차 하드마스크막패턴(24A)이 실리콘산화막(Silicon oxide) 계열인 경우 스페이서막(29)은 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다.
3차 하드마스크막패턴(24A)과 1차 하드마스크막(22) 사이에 있는 2차 하드마 스크막(23)은 습식식각을 이용할 경우 배리어막 역할을 한다. 2차 하드마스크막(23)은 실리콘질화막(Silicon nitride)을 포함한다.
도 4e 및 도 5e에 도시된 바와 같이, 스페이서식각을 실시한다. 이에 따라 3차 하드마스크막패턴(24A)의 양쪽 측벽에 스페이서(29A)가 형성된다. 스페이서(29A)는 링형태(Ring type)의 필라(Pillar)가 된다.
도 4f 및 도 5f에 도시된 바와 같이, 3치 하드마스크막패턴(24A)을 선택적으로 제거한다. 이에 따라, 링형태의 스페이서(29A)만 잔류하고, 스페이서(29A) 아래에는 2차 하드마스크막(23)이 노출된다.
3차 하드마스크막패턴(24A)은 딥(Dip) 방식의 습식식각을 통해서 제거한다. 습식식각시 NH4OH, H2SO4, HF 및 H2O2 등을 혼합하여 진행한다.
도 4g 및 도 5g에 도시된 바와 같이, 스페이서(29A)을 식각배리어로 하여 2차 하드마스크막(23)을 식각하여 2차 하드마스크막패턴(23A)을 형성한다. 이에 따라, 1차 하드마스크막(22)이 노출된다. 스페이서는 도면부호 '29B'와 같이 높이가 낮아진다.
2차 하드마스크막(23) 식각시 식각가스는 CxHyFz(예, CHF3), HBr, Cl 화합물을 이용한다. 추가로 O2, N2, He, Ar, COS 가스 등을 첨가하여 식각프로파일을 수직하게 얻는다.
건식식각 후 남아있는 잔류물 제거를 위해서 습식식각을 진행한다. 습식식각은 NH4OH, H2SO4, HF, H2O2 등을 혼합하여 이용한다.
도 4h 및 도 5h에 도시된 바와 같이, 2차 하드마스크막패턴(23A)을 식각배리어로 하여 1차 하드마스크막(22)을 식각하여 1차 하드마스크막패턴(22A)을 형성한다. 1차 하드마스크막(22) 식각시 스페이서(29A)는 모두 소모되어 잔류하지 않는다.
이어서, 1차 하드마스크막패턴(22A)을 식각배리어로 하여 식각대상층(21)을 식각한다. 이에 따라 식각대상층(21A)에 패턴(30)이 형성된다. 여기서, 패턴(30)은 콘택홀을 포함하고, 식각대상층(21A)은 산화막 등의 절연막을 포함한다. 패턴(30) 형성시 2차 하드마스크막패턴(23A)은 소모되어 잔류하지 않는다.
만약, 최종 원하는 패턴(30)이 깊은 패턴(Deep pattern)일 경우, 스페이서만으로 건식식각을 통한 식각대상층(21)의 선택비가 부족할 수 있다. 이를 위해 제3하드마스크막을 추가로 증착한 후 다시 패터닝을 실시한 후 그 제3하드마스크막을 이용하여 식각대상층을 식각할 수 있다.
도 6a는 노광에너지 증가없이 마스크레이아웃을 이용하여 패턴을 형성한 경우를 도시한 도면이고, 도 6b는 본 발명의 실시예에 따라 패턴을 형성한 경우를 도시한 도면이다.
도 6a를 참조하면, 노광에너지 증가없이 마스크레이아웃(도 1의 마스크 적용)을 이용하여 식각대상층(21A)을 식각하여 패턴(30A)을 형성할 수 있다. 하지만, 노광에너지를 증가시킨 경우(도 6b)의 패턴(30)에 비해 크기가 크고, 갯수또한 4개 밖에 형성할 수 없다. 노광에너지를 증가시킨 경우에는 패턴(30)의 갯수가 5개가 된다.
도 6a 및 도 6b의 결과로부터 본 발명은 노광에너지를 증가시키므로써 보다 많은 갯수의 패턴을 형성할 수 있음을 알 수 있다. 또한, 패턴 크기또한 더욱 미세한 선폭으로 조절할 수 있다.
상술한 바에 따르면, 본 발명은 통상적인 마스크 공정의 장비 한계를 극복하기 위해서 통상적인 레티클을 이용하되 포토공정에서 에너지 조건을 조절하여 포토리소그래피 공정을 실시한다. 이렇게 하면, 공정마진을 증가시킬 수 있다.
또한, 보다 많은 수의 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 마스크 공정을 도시한 도면.
도 2a는 본 발명의 실시예에 따른 마스크 레이아웃을 도시한 도면.
도 2b는 에너지 시뮬레이션컨투어(Simulation contour)을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 노광 에너지 증가에 따른 패턴 크기 변화를 도시한 도면.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체장치의 패턴 형성 방법을 도시한 공정 단면도.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 반도체장치의 패턴 형성 방법을 도시한 평면도.
도 6a는 노광에너지 증가없이 마스크레이아웃을 이용하여 패턴을 형성한 경우를 도시한 도면.
도 6b는 본 발명의 실시예에 따라 패턴을 형성한 경우를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 식각대상층 22 : 1차 하드마스크막
23 : 2차 하드마스크막 24 : 3차 하드마스크막
25 : 제1희생하드마스크막 26 : 제2희생하드마스크막
27 : 반사방지막 28 : 감광막패턴
29A : 스페이서

Claims (10)

  1. 피식각층 상에 마스크레이아웃 상의 선폭보다 더 큰 선폭의 개구를 갖는 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각배리어로 하여 상기 피식각층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 감광막패턴을 형성하는 단계에서,
    상기 감광막패턴의 개구는 노광에너지를 조절하여 상기 마스크레이아웃 상의 선폭보다 더 크게 하는 반도체장치 제조 방법.
  3. 식각대상층 상에 제1하드마스크막과 제2하드마스크막을 순차적으로 형성하는 단계;
    상기 제2하드마스크막 상에 희생막을 형성하는 단계;
    마스크레이아웃 상의 선폭보다 더 큰 선폭의 개구를 갖는 감광막패턴을 식각배리어로 상기 희생막을 식각하여 희생막패턴을 형성하는 단계;
    상기 희생막패턴을 식각배리어로 제2하드마스크막을 식각하여 제2하드마스크 막패턴을 형성하는 단계;
    상기 제2하드마스크막패턴의 측벽에 접하는 스페이서를 형성하는 단계;
    상기 희생막패턴을 제거하는 단계;
    상기 스페이서를 식각배리어로 상기 제1하드마스크막을 식각하여 제1하드마스크막패턴을 형성하는 단계; 및
    상기 제1하드마스크막패턴을 식각배리어로 상기 식각대상층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 희생막패턴을 형성하는 단계에서,
    상기 감광막패턴의 개구는 노광에너지를 조절하여 상기 마스크레이아웃 상의 선폭보다 더 크게 하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 마스크레이아웃 상의 선폭이 30nm이고, 상기 노광에너지는 10∼30mj의 범위를 갖는 반도체장치 제조 방법.
  6. 제3항에 있어서,
    상기 패턴은 콘택홀을 포함하는 반도체장치 제조 방법.
  7. 제3항에 있어서,
    상기 희생막패턴을 제거하는 단계는, 습식식각으로 진행하는 반도체장치 제조 방법.
  8. 제3항에 있어서,
    상기 스페이서는 언도우프드 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  9. 제3항에 있어서,
    상기 제2하드마스크막은 실리콘산화막을 포함하는 반도체장치 제조 방법.
  10. 제3항에 있어서,
    상기 제1하드마스크막은 실리콘질화막을 포함하는 반도체장치 제조 방법.
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* Cited by examiner, † Cited by third party
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US9034765B2 (en) 2012-08-27 2015-05-19 Samsung Electronics Co., Ltd. Methods of forming a semiconductor device

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