CN116598194A - 硬掩膜的制作方法及存储器 - Google Patents
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Abstract
本发明涉及一种硬掩膜的制作方法及存储器。硬掩膜的制作方法包括：在目标介质层上沉积牺牲层；在牺牲层上形成具有器件图形的光刻胶层；控制刻蚀条件，基于器件图形在牺牲层刻蚀形成底部尺寸小于顶部尺寸的沉孔；去除牺牲层表面的光刻胶层，并沉积金属层，且使金属层充满所述沉孔；平坦化处理沉积有金属层的牺牲层至目标位置；去除牺牲层，获得由剩余的金属层构成的硬掩膜。通过本发明获得的硬掩膜是在尺寸小于器件图形的沉孔的底部形成，宽度尺寸较小，且硬掩膜的尺寸由沉孔底部的尺寸决定，不受光刻机分辨率的限制，通过控制刻蚀条件控制刻蚀的沉孔底部的尺寸，可获得较小宽度尺寸的硬掩膜，满足器件微缩化的需求。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种硬掩膜的制作方法及存储器。
背景技术
随着电子元器件小型化集成度要求的不断提高，对半导体的制造工艺也提出了新的挑战。硬掩膜工艺是半导体制造过程中器件图案化的重要手段。现有针对金属掩膜层的制备是通过光刻曝光及刻蚀实现的，制作器件时将光刻胶图形转移至掩膜层，利用掩膜层图形，采用干法刻蚀进行制造。因此，器件的尺寸完全受到硬掩膜尺寸的限制。然而由于光刻机分辨率有限，难以形成几十纳米以下较小宽度尺寸的硬掩膜，限制了存储器的集成化生产。
发明内容
基于此，有必要针对上述技术问题，提供一种能够制作较小尺寸硬掩膜的硬掩膜的制作方法及存储器。
本发明提供的一种硬掩膜的制作方法，所述方法包括：
在目标介质层上沉积牺牲层，所述目标介质层为需要制作硬掩膜的层；
在所述牺牲层上形成具有器件图形的光刻胶层；
控制刻蚀条件，基于所述器件图形在所述牺牲层刻蚀形成底部尺寸小于顶部尺寸的沉孔；
去除所述牺牲层表面的光刻胶层，并沉积金属层，且使所述金属层充满所述沉孔；
平坦化处理沉积有金属层的牺牲层至目标位置；
去除所述牺牲层，获得由剩余的金属层构成的硬掩膜。
在其中一个实施例中，所述控制刻蚀条件，基于所述器件图形在所述牺牲层刻蚀形成底部尺寸小于顶部尺寸的沉孔，包括：
基于所述器件图形刻蚀锥形孔；
沿所述锥形孔垂直于牺牲层刻蚀至目标介质层，并形成垂直孔。
在其中一个实施例中，所述目标位置位于所述垂直孔对应的位置。
在其中一个实施例中，所述垂直孔的深度不少于50纳米。
在其中一个实施例中，所述金属层的材料为Ta、TaN或TiN。
在其中一个实施例中，所述去除牺牲层，包括：
对所述牺牲层进行刻蚀和/或化学腐蚀去除。
在其中一个实施例中，所述牺牲层的材质为氧化硅或氮化硅。
在其中一个实施例中，目标介质层为MTJ堆叠，所述MTJ堆叠包括依次层叠的自由层、隧穿层和参考层。
在其中一个实施例中，所述目标介质层为金属层、氧化物层、氮化物层、磁性层和铁电层中的一种或多种组合。
本发明还提供了一种存储器，包括底电极、顶电极、目标介质层，以及根据上述所述的硬掩膜的制作方法所制作的硬掩膜，所述硬掩膜层叠于所述目标介质层上，所述目标介质层设置于所述底电极上且沿所述硬掩膜刻蚀至所述底电极，所述顶电极设置于所述硬掩膜上。
本发明的硬掩膜的制作方法及存储器，通过具有器件图形的光刻胶层在牺牲层上刻蚀底部尺寸小于顶部尺寸的沉孔，然后在沉孔充满金属层后进行平坦化处理，最后去除金属层获得硬掩膜。通过该方法获得的硬掩膜是在尺寸小于器件图形的沉孔的底部形成，尺寸宽度较小，且硬掩膜的尺寸由沉孔底部的尺寸决定，不受光刻机分辨率的限制，通过控制刻蚀条件控制刻蚀的沉孔底部的尺寸，可获得几十纳米以下较小宽度尺寸的硬掩膜，能够满足器件微缩化的需求。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的一个实施例的硬掩膜的制作方法流程图；
图2为本发明的目标介质层、牺牲层与光刻胶层示意图；
图3为本发明的一个示例的光刻胶层示意图；
图4为本发明的目标介质层、牺牲层与沉孔的结构示意图；
图5为本发明的目标介质层、牺牲层与金属层的结构示意图；
图6为本发明的目标介质层、牺牲层与金属柱的结构示意图；
图7为本发明的目标介质层与硬掩膜的结构示意图；
图8为本发明的另一个实施例的硬掩膜的制作方法流程图；
图9为本发明的一个实施例的存储器的结构示意图。
附图标记：
210、目标介质层；220、牺牲层；230、光刻胶层；410、沉孔；510、金属层；512、金属柱；520、目标位置；710、硬掩膜；910、底电极；920、顶电极。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“固定于”或“设置于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。本发明的说明书所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”、“下”可以是第一特征直接和第二特征接触，或第一特征和第二特征间接地通过中间媒介接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅表示第一特征水平高度小于第二特征。
除非另有定义，本发明的说明书所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。本发明的说明书所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
下面结合图1-图9描述本发明的硬掩膜的制作方法及存储器。
如图1与图2所示，在一个实施例中，一种硬掩膜的制作方法，包括以下步骤：
步骤S110，在目标介质层上沉积牺牲层，目标介质层为需要制作硬掩膜的层。
其中，牺牲层220的材料为氧化硅或氮化硅。目标介质层210可以是MTJ堆叠等需要制作硬掩膜的层。硬掩膜在半导体制造过程中具有难以替代的作用。硬掩膜的制作一般是通过光刻曝光和刻蚀实现的，即：在掩膜层上涂覆光刻胶，通过光刻机曝光使图形显现在光刻胶上，随后通过蚀刻机依照图形刻蚀掩膜层，从而形成硬掩膜。由硬掩膜制作出的器件的尺寸完全受硬掩膜尺寸的限制，对于一些较小尺寸的器件，需要较小宽度的硬掩膜，对光刻机分辨率的要求也随之提高。但是目前的光刻机，尤其是国内光刻机分辨率有限，难以形成几十纳米以下较小宽度尺寸的硬掩膜的制作。因此，需要改进硬掩膜的制作方法，以制作出较小宽度尺寸的硬掩膜。
步骤S120，在牺牲层上形成具有器件图形的光刻胶层。
具体的，在牺牲层220上涂覆光刻胶，采用光刻机曝光以使器件图形显现在光刻胶上，从而形成具有器件图形的光刻胶层230。其中，器件图形可以为圆形、椭圆形等，或者为至少一个圆形和/或椭圆形构成的组合图形，参见图3，为一个示例的具有器件图形的光刻胶层示意图。
步骤S130，控制刻蚀条件，基于器件图形在牺牲层刻蚀形成底部尺寸小于顶部尺寸的沉孔。
具体的，在依照光刻胶层230上的器件图形刻蚀牺牲层220时，控制蚀刻机的刻蚀条件，使在牺牲层220上刻蚀出的沉孔410的底部尺寸（一般为内径）小于顶部尺寸，参见图4。
步骤S140，去除牺牲层表面的光刻胶层，并沉积金属层，且使金属层充满沉孔。
其中，金属层510材料为Ta、TaN或TiN。
具体的，在牺牲层220刻蚀形成沉孔后，光刻胶层230上的器件图形已刻蚀在牺牲层220上，即已经在牺牲层220上形成至少一个沉孔410。去除牺牲层220表面的光刻胶层230后，在牺牲层220的表面沉积金属层510，并使金属层510充满沉孔410。
步骤S150，平坦化处理沉积有金属层的牺牲层至目标位置。
其中，目标位置520所在处的沉孔410的尺寸（孔径）小于沉孔顶部的尺寸，目标位置520的具体位置需要根据需要制作的硬掩膜厚度尺寸而定。
具体的，目标位置520（图5中虚线位置）处于牺牲层220的沉孔处，对金属层510和牺牲层220进行化学机械平坦化磨平处理，处于目标位置520平面之上的金属层510与牺牲层220被去除。平坦化处理后，剩余的牺牲层220对应的沉孔410内形成金属柱512，参见图6。
步骤S160，去除牺牲层，获得由剩余的金属层构成的硬掩膜。
具体的，采用刻蚀和/或化学腐蚀的方法去除牺牲层220，获得由剩余的金属层510构成的硬掩膜710，参见图7。
其中，获得的硬掩膜710的宽度尺寸小于对应器件图形的尺寸。当器件图形为单独圆形或椭圆形时，获得的硬掩膜710为尺寸小于圆形或椭圆形的单独的金属柱512。当器件图形为多个圆形和/或椭圆形构成的组合图形时，获得的硬掩膜710为尺寸小于圆形或椭圆的与多个金属柱512的组合。根据需求，调整器件图形中的多个圆形和/或椭圆形的数量和密度，结合本实施例的制作方法，可实现较高密度的硬掩膜的制作。
本实施例的硬掩膜的制作方法，通过具有器件图形的光刻胶层230在牺牲层220上刻蚀底部尺寸小于顶部尺寸的沉孔410，然后在沉孔410充满金属层510后进行平坦化处理，最后去除牺牲层220获得硬掩膜710。通过该方法获得的硬掩膜710是在尺寸小于器件图形的沉孔410的底部形成，尺寸宽度较小，且硬掩膜的尺寸由沉孔410底部的尺寸决定，不受光刻机分辨率的限制，通过控制刻蚀条件控制刻蚀的沉孔410底部的尺寸，可获得几十纳米以下较小宽度尺寸的硬掩膜710，能够满足器件微缩化的需求。并且生产过程中可一次在目标介质层210上形成由多个金属柱组成的高密度硬掩膜710，可满足大规模工业化生产的需求。
如图4与图8所示，在一个实施例中，控制刻蚀条件，基于器件图形在牺牲层刻蚀形成底部尺寸小于顶部尺寸的沉孔，包括以下步骤：
步骤S810，基于器件图形刻蚀锥形孔。
具体的，基于器件图形在牺牲层220上首先刻蚀沉孔410的锥形孔部分。采用刻蚀形成锥形孔。刻蚀时，通过刻蚀过程中形成的沉积物对侧壁的保护作用形成锥形孔，如，刻蚀起初，采用碳比重较高的等离子刻蚀气体，形成的聚合物更容易在侧壁产生淀积，对侧壁进行保护，边刻蚀边保护从而形成锥形孔。
步骤S820，沿锥形孔垂直于牺牲层刻蚀至目标介质层，并形成垂直孔。
其中，垂直孔的深度不少于50纳米。目标位置位于垂直孔对应的位置。
具体的，在锥形孔刻蚀完成后，接着垂直于牺牲层220刻蚀垂直孔。在刻蚀垂直孔时，切换碳比重较低的等离子刻蚀气体，在刻蚀过程中不易在侧壁产生聚合物的淀积，形成垂直孔，最终形成顶部为锥形孔底部为垂直孔的沉孔410。
本实施例在刻蚀沉孔410的过程中，通过控制刻蚀锥形孔的锥部的延伸度可控制形成的垂直孔的内径，进而控制制作的硬掩膜的尺寸，从而实现较小宽度尺寸硬掩膜的制作。
在一个实施例中，目标介质层210可以是MTJ堆叠、金属层、氧化物层、氮化物层、磁性层、铁电层等，也可以是MTJ堆叠、金属层、氧化物层、氮化物层、磁性层、铁电层中的多种组合。MTJ堆叠包括依次层叠的自由层、隧穿层和参考层，需要说明的是，MTJ堆叠的结构包括但不仅限于自由层、隧穿层和参考层，以及各种间隔层、钉扎层、人工合成反铁磁层。
此外，本发明还提供了一种存储器。
如图9所示，在一个实施例中，一种存储器，包括底电极910、顶电极920、目标介质层210，以及根据图1与图8的实施例的硬掩膜的制作方法所制作的硬掩膜710，硬掩膜710层叠于目标介质层210上，目标介质层210设置于底电极910上且沿硬掩膜710刻蚀至底电极910，顶电极920设置于硬掩膜上。
根据目标介质层210上需要的硬掩膜710的数量和密度需求，调整光刻胶层上器件图形中的多个圆形和/或椭圆形的数量和密度，可实现较高密度的硬掩膜的制作，能够满足器件微缩化的需求。在生产过程中可一次在目标介质层210上形成由多个金属柱512组成的高密度硬掩膜710，可满足大规模工业化生产的需求。
本实施例的存储器，通过在硬掩膜710上的顶电极920处施加电流ISTT和底电极910处施加电流ISOT来实现信息写入。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种硬掩膜的制作方法，其特征在于，所述方法包括：
在目标介质层上沉积牺牲层，所述目标介质层为需要制作硬掩膜的层；
在所述牺牲层上形成具有器件图形的光刻胶层；
控制刻蚀条件，基于所述器件图形在所述牺牲层刻蚀形成底部尺寸小于顶部尺寸的沉孔；
去除所述牺牲层表面的光刻胶层，并沉积金属层，且使所述金属层充满所述沉孔；
平坦化处理沉积有金属层的牺牲层至目标位置；
去除所述牺牲层，获得由剩余的金属层构成的硬掩膜。
2.根据权利要求1所述的硬掩膜的制作方法，其特征在于，所述控制刻蚀条件，基于所述器件图形在所述牺牲层刻蚀形成底部尺寸小于顶部尺寸的沉孔，包括：
基于所述器件图形刻蚀锥形孔；
沿所述锥形孔垂直于牺牲层刻蚀至目标介质层，并形成垂直孔。
3.根据权利要求2所述的硬掩膜的制作方法，其特征在于，所述目标位置位于所述垂直孔对应的位置。
4.根据权利要求2所述的硬掩膜的制作方法，其特征在于，所述垂直孔的深度不小于50纳米。
5.根据权利要求1所述的硬掩膜的制作方法，其特征在于，所述金属层的材料为Ta、TaN或TiN。
6.根据权利要求1所述的硬掩膜的制作方法，其特征在于，所述去除牺牲层，包括：
对所述牺牲层进行刻蚀和/或化学腐蚀去除。
7.根据权利要求6所述的硬掩膜的制作方法，其特征在于，所述牺牲层的材质为氧化硅或氮化硅。
8.根据权利要求1至6中任意一项所述的硬掩膜的制作方法，其特征在于，所述目标介质层为MTJ堆叠，所述MTJ堆叠包括依次层叠的自由层、隧穿层和参考层。
9.根据权利要求1至6中任意一项所述的硬掩膜的制作方法，其特征在于，所述目标介质层为金属层、氧化物层、氮化物层、磁性层和铁电层中的一种或多种组合。
10.一种存储器，其特征在于，包括底电极、顶电极、目标介质层，以及根据权利要求1至9中任意一项所述的硬掩膜的制作方法所制作的硬掩膜，所述硬掩膜层叠于所述目标介质层上，所述目标介质层设置于所述底电极上且沿所述硬掩膜刻蚀至所述底电极，所述顶电极设置于所述硬掩膜上。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117377375A (zh) * | 2023-12-07 | 2024-01-09 | 致真存储(北京)科技有限公司 | 磁存储单元的制作方法及存储器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894102B1 (ko) * | 2007-10-29 | 2009-04-20 | 주식회사 하이닉스반도체 | 고집적화된 반도체 메모리소자의 제조방법 |
| CN104143528A (zh) * | 2013-05-09 | 2014-11-12 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
| US20160260889A1 (en) * | 2015-03-03 | 2016-09-08 | International Business Machines Corporation | Magnetic Tunnel Junction Patterning Using Low Atomic Weight Ion Sputtering |
| US20190259939A1 (en) * | 2018-02-20 | 2019-08-22 | International Business Machines Corporation | Mtj stack etch using ibe to achieve vertical profile |
| WO2022088733A1 (zh) * | 2020-10-27 | 2022-05-05 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
-
2023
- 2023-07-17 CN CN202310872167.6A patent/CN116598194B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894102B1 (ko) * | 2007-10-29 | 2009-04-20 | 주식회사 하이닉스반도체 | 고집적화된 반도체 메모리소자의 제조방법 |
| CN104143528A (zh) * | 2013-05-09 | 2014-11-12 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
| US20160260889A1 (en) * | 2015-03-03 | 2016-09-08 | International Business Machines Corporation | Magnetic Tunnel Junction Patterning Using Low Atomic Weight Ion Sputtering |
| US20190259939A1 (en) * | 2018-02-20 | 2019-08-22 | International Business Machines Corporation | Mtj stack etch using ibe to achieve vertical profile |
| WO2022088733A1 (zh) * | 2020-10-27 | 2022-05-05 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117377375A (zh) * | 2023-12-07 | 2024-01-09 | 致真存储(北京)科技有限公司 | 磁存储单元的制作方法及存储器 |
| CN117377375B (zh) * | 2023-12-07 | 2024-03-22 | 致真存储(北京)科技有限公司 | 磁存储单元的制作方法及存储器 |
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