JPH06338591A - 相補型モストランジスター（ｃｍｏｓ）の製造方法 - Google Patents
相補型モストランジスター（ｃｍｏｓ）の製造方法Info
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- JPH06338591A JPH06338591A JP6130826A JP13082694A JPH06338591A JP H06338591 A JPH06338591 A JP H06338591A JP 6130826 A JP6130826 A JP 6130826A JP 13082694 A JP13082694 A JP 13082694A JP H06338591 A JPH06338591 A JP H06338591A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】
【目的】 マスキングを少なくしてＬＤＤ構造のＮチャ
ンネルトランジスタとポケットを有するＰチャンネルト
ランジスタとを得る。 【構成】 Ｎ−ウエル（２）領域にＰ型不純物を注入し
て、酸化膜（５）を除去し、Ｎ・Ｐ両ウエルにＮタイプ
不純物を注入する。
ンネルトランジスタとポケットを有するＰチャンネルト
ランジスタとを得る。 【構成】 Ｎ−ウエル（２）領域にＰ型不純物を注入し
て、酸化膜（５）を除去し、Ｎ・Ｐ両ウエルにＮタイプ
不純物を注入する。
Description
【０００１】
【産業上の利用分野】本発明は相補型モストランジスタ
−（ＣＭＯＳ）の製造方法に関し、特にマスクを用いず
にイオンを注入することにより、Ｎチャンネルトランジ
スターをＬＤＤ構造とし、簡単な工程で特性が改善され
たＰ−ＭＯＳＦＥＴを製造できるＣＭＯＳ製造方法に関
する。
−（ＣＭＯＳ）の製造方法に関し、特にマスクを用いず
にイオンを注入することにより、Ｎチャンネルトランジ
スターをＬＤＤ構造とし、簡単な工程で特性が改善され
たＰ−ＭＯＳＦＥＴを製造できるＣＭＯＳ製造方法に関
する。
【０００２】
【従来の技術】従来のＣＭＯＳ製造に際し、Ｎ−ＭＯＳ
ＦＥＴとＰ−ＭＯＳＦＥＴの特性を最適化するために諸
種のマスクを用いてイオンを注入して、素子の特性を改
善していた。特に短チャンネル効果、熱電子効果、熱電
子効果、閾値電圧等の特性改善のためにＬＤＤ Ｐ−Ｍ
ＯＳＦＥＴ及びポケット（ｐｏｃｋｅｔ）Ｐ−ＭＯＳＦ
ＥＴ等の構造としていた。そのため多数のマスクを用い
ていた。従って、諸段階のマスキング過程を経ることに
より工程が複雑となるとともに、特性が低下する等の問
題点が伴った。
ＦＥＴとＰ−ＭＯＳＦＥＴの特性を最適化するために諸
種のマスクを用いてイオンを注入して、素子の特性を改
善していた。特に短チャンネル効果、熱電子効果、熱電
子効果、閾値電圧等の特性改善のためにＬＤＤ Ｐ−Ｍ
ＯＳＦＥＴ及びポケット（ｐｏｃｋｅｔ）Ｐ−ＭＯＳＦ
ＥＴ等の構造としていた。そのため多数のマスクを用い
ていた。従って、諸段階のマスキング過程を経ることに
より工程が複雑となるとともに、特性が低下する等の問
題点が伴った。
【０００３】
【発明が解決しようとする課題】本発明は上記の如き問
題点を解決することを目的とするものであり、簡単な工
程で特性が向上したＣＭＯＳを得ることができる製造方
法を提供するものである。
題点を解決することを目的とするものであり、簡単な工
程で特性が向上したＣＭＯＳを得ることができる製造方
法を提供するものである。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板上にＮ−ウエルとＰ−ウエルを
形成した後、素子分離酸化膜を形成して動作領域と絶縁
分離領域を形成する段階；上記シリコン基板上に緩衝酸
化膜を形成した後、閾値電圧を調節するためのＰ型不純
物イオンを動作領域を含むシリコン基板の全表面に注入
してイオン注入領域を形成する段階；Ｎ−ウエル領域に
のみＰ型不純物を注入してイオン注入領域を形成する段
階；緩衝酸化膜を除去した後、Ｎ−ウエル及びＰ−ウエ
ル上にゲート酸化膜を形成してゲート電極を形成した
後、一定厚さの酸化膜をゲート電極上に形成する段階；
シリコン基板にＮタイプ不純物を注入してＬＤＤ構造と
するための低濃度のイオン注入領域を形成する段階；ゲ
ート電極側壁にスペーサー酸化膜を形成し、Ｎ−ウエル
とＰ−ウエル夫々に高濃度のソース及びドレインイオン
注入領域を形成して熱処理する段階を含み成ることを特
徴とする。
に本発明は、半導体基板上にＮ−ウエルとＰ−ウエルを
形成した後、素子分離酸化膜を形成して動作領域と絶縁
分離領域を形成する段階；上記シリコン基板上に緩衝酸
化膜を形成した後、閾値電圧を調節するためのＰ型不純
物イオンを動作領域を含むシリコン基板の全表面に注入
してイオン注入領域を形成する段階；Ｎ−ウエル領域に
のみＰ型不純物を注入してイオン注入領域を形成する段
階；緩衝酸化膜を除去した後、Ｎ−ウエル及びＰ−ウエ
ル上にゲート酸化膜を形成してゲート電極を形成した
後、一定厚さの酸化膜をゲート電極上に形成する段階；
シリコン基板にＮタイプ不純物を注入してＬＤＤ構造と
するための低濃度のイオン注入領域を形成する段階；ゲ
ート電極側壁にスペーサー酸化膜を形成し、Ｎ−ウエル
とＰ−ウエル夫々に高濃度のソース及びドレインイオン
注入領域を形成して熱処理する段階を含み成ることを特
徴とする。
【０００５】
【実施例】以下、添付した図面図１乃至図６を参照して
本発明を詳述する。先ず、図１の通り、Ｐ型シリコン基
板（１）上にＮ−ウエル２とＰ−ウエル３を形成した
後、素子分離酸化膜４を形成して動作領域と絶縁分離領
域を形成する。その後、シリコン基板１の全表面に緩衝
酸化膜５を形成した後、閾値電圧を調節するためのＰ型
不純物イオンを動作領域を含むシリコン基板１の全表面
に注入してイオン注入領域６を形成する。
本発明を詳述する。先ず、図１の通り、Ｐ型シリコン基
板（１）上にＮ−ウエル２とＰ−ウエル３を形成した
後、素子分離酸化膜４を形成して動作領域と絶縁分離領
域を形成する。その後、シリコン基板１の全表面に緩衝
酸化膜５を形成した後、閾値電圧を調節するためのＰ型
不純物イオンを動作領域を含むシリコン基板１の全表面
に注入してイオン注入領域６を形成する。
【０００６】そして、図２の通り、ＮＭＯＳトランジス
ターが形成されるＰ−ウエル３領域に感光膜７を形成し
て、Ｐ−チャンネル閾値電圧を調節するためにＮ−ウエ
ル２領域にのみＰ型不純物を注入してイオン注入領域８
を形成する。次いで、図３の通り、感光膜７、緩衝酸化
膜５を除去した後、Ｎ−ウエル２及びＰ−ウエル３上に
ゲート酸化膜９を形成してゲート電極１０を形成した
後、一定厚さの酸化膜１１をゲート電極１０上に形成す
る。その次に、シリコン基板１の全表面に燐イオンを１
０12乃至１０14イオン／cm2 でイオン注入してＬＤＤ構
造とするためのイオン注入領域１２を形成する。ここ
で、Ｎ−ウエル２に形成されたイオン注入領域１２は、
ＰチャンネルＭＯＳＦＥＴが形成されるＮ−ウエル２と
同一のＮ−型であるため、ＰチャンネルＭＯＳＦＥＴの
ポケット用として利用される。このようにすることによ
りＮチャンネルＭＯＳＦＥＴの低濃度ドレイン領域とＰ
チャンネルＭＯＳＦＥＴのポケットとをマスク工程なし
に形成することができるのである。
ターが形成されるＰ−ウエル３領域に感光膜７を形成し
て、Ｐ−チャンネル閾値電圧を調節するためにＮ−ウエ
ル２領域にのみＰ型不純物を注入してイオン注入領域８
を形成する。次いで、図３の通り、感光膜７、緩衝酸化
膜５を除去した後、Ｎ−ウエル２及びＰ−ウエル３上に
ゲート酸化膜９を形成してゲート電極１０を形成した
後、一定厚さの酸化膜１１をゲート電極１０上に形成す
る。その次に、シリコン基板１の全表面に燐イオンを１
０12乃至１０14イオン／cm2 でイオン注入してＬＤＤ構
造とするためのイオン注入領域１２を形成する。ここ
で、Ｎ−ウエル２に形成されたイオン注入領域１２は、
ＰチャンネルＭＯＳＦＥＴが形成されるＮ−ウエル２と
同一のＮ−型であるため、ＰチャンネルＭＯＳＦＥＴの
ポケット用として利用される。このようにすることによ
りＮチャンネルＭＯＳＦＥＴの低濃度ドレイン領域とＰ
チャンネルＭＯＳＦＥＴのポケットとをマスク工程なし
に形成することができるのである。
【０００７】続いて、図４の通り、ゲート電極１０の側
壁にスペーサー酸化膜１３を０．０５乃至０．２０μｍ
の幅に形成し、Ｎ−ウエル２上に感光膜１４を形成した
後、ＮチャンネルＭＯＳＦＥＴが形成されるＰ−ウエル
３上にＮ+ ソース、ドレイン不純物を１０14乃至１０16
イオン／cm2 で注入してＮ+ ソース、ドレインイオン注
入領域１５を形成する。
壁にスペーサー酸化膜１３を０．０５乃至０．２０μｍ
の幅に形成し、Ｎ−ウエル２上に感光膜１４を形成した
後、ＮチャンネルＭＯＳＦＥＴが形成されるＰ−ウエル
３上にＮ+ ソース、ドレイン不純物を１０14乃至１０16
イオン／cm2 で注入してＮ+ ソース、ドレインイオン注
入領域１５を形成する。
【０００８】そして、図５の通り、感光膜１４を除去
し、Ｐ−ウエル３上に感光膜１６を形成して、Ｐチャン
ネルＭＯＳＦＥＴの動作領域にＰ+ ソース、ドレイン不
純物を１０14乃至１０16イオン／cm2 でイオン注入して
イオン注入領域１７を形成する。最後に、図６の通り、
感光膜１６を除去し、アニーリングして不純物を拡散さ
せる。この際、ＰチャンネルＭＯＳＦＥＴを成すＰ+ ソ
ース、ドレイン領域中ゲート電極１０の下部に位置した
所は、図３においてイオン注入したＮ型不純物イオン注
入領域１２により囲まれるようになる。
し、Ｐ−ウエル３上に感光膜１６を形成して、Ｐチャン
ネルＭＯＳＦＥＴの動作領域にＰ+ ソース、ドレイン不
純物を１０14乃至１０16イオン／cm2 でイオン注入して
イオン注入領域１７を形成する。最後に、図６の通り、
感光膜１６を除去し、アニーリングして不純物を拡散さ
せる。この際、ＰチャンネルＭＯＳＦＥＴを成すＰ+ ソ
ース、ドレイン領域中ゲート電極１０の下部に位置した
所は、図３においてイオン注入したＮ型不純物イオン注
入領域１２により囲まれるようになる。
【０００９】
【発明の効果】上記の通り成る本発明は、ＣＭＯＳ製造
に際し、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯ
ＳＦＥＴを区分して用いているＬＤＤイオン注入用マス
ク工程を経ずにＮ−ウエルとＰ−ウエルに同時にＮ型不
純物を注入することにより、ＮチャンネルＭＯＳＦＥＴ
にＬＤＤを形成し、ＰチャンネルＭＯＳＦＥＴにはソー
ス、ドレインのポケットを同時に形成することにより、
ＰチャンネルＭＯＳＦＥＴのＤＩＶＬ（Ｄｒａｉｎ Ｉ
ｎｄｕｃｅｄ Ｖａｒｉａｌ Ｌｏｗｅｒｉｎｇ）効果
及び閾値電圧特性を容易に改善できる効果がある。
に際し、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯ
ＳＦＥＴを区分して用いているＬＤＤイオン注入用マス
ク工程を経ずにＮ−ウエルとＰ−ウエルに同時にＮ型不
純物を注入することにより、ＮチャンネルＭＯＳＦＥＴ
にＬＤＤを形成し、ＰチャンネルＭＯＳＦＥＴにはソー
ス、ドレインのポケットを同時に形成することにより、
ＰチャンネルＭＯＳＦＥＴのＤＩＶＬ（Ｄｒａｉｎ Ｉ
ｎｄｕｃｅｄ Ｖａｒｉａｌ Ｌｏｗｅｒｉｎｇ）効果
及び閾値電圧特性を容易に改善できる効果がある。
【図１】 本発明の一実施例によるＣＭＯＳ製造工程断
面図。
面図。
【図２】 本発明の一実施例によるＣＭＯＳ製造工程断
面図。
面図。
【図３】 本発明の一実施例によるＣＭＯＳ製造工程断
面図。
面図。
【図４】 本発明の一実施例によるＣＭＯＳ製造工程断
面図。
面図。
【図５】 本発明の一実施例によるＣＭＯＳ製造工程断
面図。
面図。
【図６】 本発明の一実施例によるＣＭＯＳ製造工程断
面図。
面図。
１…シリコン基板、２…Ｎ−ウエル、３…Ｐ−ウエル、
４…素子分離酸化膜、５…緩衝酸化膜、６，８，１２，
１５，１７…イオン注入領域、７，１４，１６…感光
膜、９…ゲート酸化膜、１０…ゲート電極、１１…酸化
膜、１３…スペーサー酸化膜。
４…素子分離酸化膜、５…緩衝酸化膜、６，８，１２，
１５，１７…イオン注入領域、７，１４，１６…感光
膜、９…ゲート酸化膜、１０…ゲート電極、１１…酸化
膜、１３…スペーサー酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイ・ゴアン・ジェオン 大韓民国 467−860 キョンキ−ド・イチ ョンクン・ブバルブ・アミーリ・サン 136−１ ヒュンダイ エレクトロニクス インダストリーズカンパニー リミテッ ド内
Claims (5)
- 【請求項１】 相補型モストランジスター（ＣＭＯＳ）
の製造方法において、 半導体基板（１）上にＮ−ウエル（２）とＰ−ウエル
（３）を形成した後、素子分離酸化膜（４）を形成し
て、動作領域と絶縁分離領域を形成する段階；上記シリ
コン基板（１）上に緩衝酸化膜（５）を形成した後、閾
値電圧を調節するためのＰ型不純物イオンを動作領域を
含むシリコン基板（１）の全表面に注入してイオン注入
領域（６）を形成する段階；Ｎ−ウエル（２）領域にの
みＰ型不純物を注入してイオン注入領域（８）を形成す
る段階；緩衝酸化膜（５）を除去した後、Ｎ−ウエル
（２）及びＰ−ウエル（３）上にゲート酸化膜（９）を
形成してゲート電極（１０）を形成した後、一定厚さの
酸化膜（１１）をゲート電極（１０）上に形成する段
階；シリコン基板（１）にＮタイプ不純物を注入してＬ
ＤＤ構造とするための低濃度のイオン注入領域（１２）
を形成する段階；ゲート電極（１０）側壁にスペーサー
酸化膜（１３）を形成し、Ｎ−ウエル（２）とＰ−ウエ
ル（３）夫々に高濃度のソース及びドレインイオン注入
領域（１５，１７）を形成して熱処理する段階；を含む
ことを特徴とする相補型モストランジスター（ＣＭＯ
Ｓ）の製造方法。 - 【請求項２】 上記イオン注入領域（１２）は１０12乃
至１０14イオン／cm2 のＮタイプ不純物を注入して形成
されることを特徴とする請求項１の相補型モストランジ
スター（ＣＭＯＳ）の製造方法。 - 【請求項３】 高濃度のソース及びドレインイオン注入
領域（１５，１７）は１０14乃至１０16イオン／cm2 不
純物を注入して形成されることを特徴とする請求項１の
相補型モストランジスター（ＣＭＯＳ）の製造方法。 - 【請求項４】 上記ゲート電極（１０）側壁に形成され
るスペーサー酸化膜（１３）の幅は０．０５乃至０．２
０μｍであることを特徴とする請求項１の相補型モスト
ランジスター（ＣＭＯＳ）の製造方法。 - 【請求項５】 上記Ｎタイプ不純物は燐イオンであるこ
とを特徴とする請求項２の相補型モストランジスター
（ＣＭＯＳ）の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-8878 | 1993-05-22 | ||
| KR1019930008878A KR950012035B1 (ko) | 1993-05-22 | 1993-05-22 | 상보 모스 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338591A true JPH06338591A (ja) | 1994-12-06 |
Family
ID=19355872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6130826A Pending JPH06338591A (ja) | 1993-05-22 | 1994-05-23 | 相補型モストランジスター（ｃｍｏｓ）の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH06338591A (ja) |
| KR (1) | KR950012035B1 (ja) |
| DE (1) | DE4417819B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452353C (zh) * | 2005-04-11 | 2009-01-14 | 海力士半导体有限公司 | 形成半导体器件的源/漏区的方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114812878B (zh) * | 2022-04-07 | 2023-07-07 | 中北大学 | 一种高灵敏度压阻敏感单元及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217655A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63252461A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| JPH0252426A (ja) * | 1988-08-16 | 1990-02-22 | Sony Corp | 不純物含有領域の形成方法 |
| JPH0399464A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2697392B2 (ja) * | 1991-07-30 | 1998-01-14 | ソニー株式会社 | 相補型半導体装置の製造方法 |
-
1993
- 1993-05-22 KR KR1019930008878A patent/KR950012035B1/ko not_active IP Right Cessation
-
1994
- 1994-05-20 DE DE19944417819 patent/DE4417819B4/de not_active Expired - Fee Related
- 1994-05-23 JP JP6130826A patent/JPH06338591A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217655A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63252461A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| JPH0252426A (ja) * | 1988-08-16 | 1990-02-22 | Sony Corp | 不純物含有領域の形成方法 |
| JPH0399464A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452353C (zh) * | 2005-04-11 | 2009-01-14 | 海力士半导体有限公司 | 形成半导体器件的源/漏区的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4417819A1 (de) | 1994-12-01 |
| DE4417819B4 (de) | 2006-03-30 |
| KR950012035B1 (ko) | 1995-10-13 |
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