TW563255B - Semiconductor device and manufacturing method thereof - Google Patents

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Description

563255 五、發明說明（1) 相互參照的有關申請案 本專利申請案係基於先前曰本專利申請案N 〇 . 2 0 0 1 - 370243號所要求的優先權效益，日期為2001年12月4日， 其全部内容可加以編入作為參考。 發明之領域 本發明係關於例如用絕緣層上有矽SOI (Silicon On Insulator)基板之半導體及其製造方法。 相關技術的敘述
近來，對半導體積體電路要求低消耗電力及動作速度 之向速化專。隨此’以求低電源電緩化、元件之微細化。 於是，對從來所用的主體（bulk)型元件，而注視具有低寄 生電容，低次臨界值（Subthreshold)係數等的優點之SOI f元件。 在埋入絕緣膜上之半導體層内所形成的M0S型半導體裝 置（以下，稱為SOI -M0S)，係使元件間以絕緣膜分離。對 此’在半導體基板上直接形成的主體型之M0S型半導體裝 置，係以接合分離，使元件間分離。如此S 0 I - Μ 0 S與主體 型之M0S型半導體裝置其構成相異。 第12圖係表示一般的SOI-M0S之構成。在構成s〇I基板 之矽基板1上形成埋入氧化膜2，在此理入氧化膜2上，係 形成半導體層3。在此半導體層3内，係例如形成由淺溝渠 隔離STI(Shallow Trench Isolation)所成的埋入型之元 件分離絕緣膜4。藉由此元件分離絕緣膜4，以分離各半導 體層3。並且，在半導體層3之表面，係形成閘極氧化膜
563255 五、發明說明（2) 5，在此閘極氧化膜5之上，形成閘極電極6。相當於此閘 極電極9之兩側位置的上述半導體層3内係形作源極/汲極 區域7 °在SOI基板之全面上係形成層間絕緣膜8。在此層 間絕緣膜8内’係形成閘極電極6、接連於源極/汲極區域7 之複數接觸窗（c ο n t a c t) 9。又，在層間絕緣膜8上係例如 形成各接連於上述接觸窗9之鋁配線1 〇。 在上述SOI-M0S，形成由元件分離絕緣膜4所成的台面 (mesa)型分離構造時，首先，在半導層3之上用微影技術 形成光阻圖案（resist pattern)。以此光阻圖案為罩幕 (mask)藉由使半導體層3精密加工，以得台面型分離構 造。台面型分離構造，係可用一般的半導體製造製程 (process)能容易形成。因此，適合於微細化之S0I-M0S的 分離方法。 具有上述構造的S 0 I - Μ 0 S，係能以使元件間完全分離。 因此，用SOI - M0S構成CMOS之場合，使Ν型區域與Ρ型區域 以接近形成時也不形成寄生石夕可控整流器（t h y r i s t 〇 r )。 因此，可抑制閉鎖（1 a t c h u p )之發生同時，能低減寄生電 容（stray-capacity)。藉此，能提供高信賴性的半導體裝 置。 SOI-M0S係具有上述優點之關係最近特別受注視。又， 使半導體層3之厚度薄成〇·1 程度，在其半導體層3内形 成薄的源極/汲極區域之場合，已知由其形狀效應，可提 昇S 0 I - Μ 0 S的電流驅動力同時能低減短通道效應（c h a n n e 1 e f f e c t )。因此，S 0 I - M 0 S係被期待為次微米（s u b m i c r ο n )
563255 五、發明說明（3) 級之電晶體的基本構造。 可是’形成上述構成的SOI-MOS時，在半導體層3之内 部係例如會發生結晶缺陷。又，上述s〇丨_M〇s係例如用以 四乙基鄰-石夕酸酉旨Si(0C2H5)4 Tetra Ethyl Ortho S i 1 i c a t e (簡稱T E 0 S )為材料的埋入型之元件分離絕緣膜 4。因此，在半導體層3之内部，污染雜質之重金屬從元件 分離絕緣膜4擴散。主體基板的場合，由基板背面之吸附 可使結晶缺陷或重金屬去除。但，SOI _M0S係，使用具有 埋入氧化膜2之S 0 I基板。因此，無法使用在主體基板所用 之從基板背面的吸附方法。由此，提昇SOI-M0S之信賴性 成為課題。 發明概述 1依照本發明的一樣態（a s p e c t)提供一種半導體裝置， 包括：半導體基板上之埋入絕緣膜上所形成半導體層；在 上述半導體層内所形成的複數元件分離絕緣膜，此元件分 離絕緣膜係分離上述半導體層；在上述半導體層上所形成 的閘極絕緣膜；在上述閘極絕緣膜上所形成的閘極電極； 在上述閘極電極之兩側位置的上述半導體層内所形成的以 源極/汲極區域之擴散層；在上述擴散層内的上述元件分 離絕緣膜之近傍所形成的吸附層。 為讓本發明之上述原理和其他目的、特徵和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 詳細說明如下： 圖式之標記說明：
第6頁 563255 五、發明說明（4) 1S0I基板之碎基板 2埋入氧化膜 3半導體層 4元件分離絕緣膜 5閘極氧化膜 6閘極電極 7源極/汲極區域 8層間絕緣膜 9接觸窗 1 0鋁配線 1 1支持基板（半導體基板） 1 2埋入氧化膜 ，1 3、1 3 a、1 3 b 活性層 1 4埋入型元件分離絕緣膜 1 5、1 5 - 1二次缺陷層 1 6閘極氧化膜（閘極絕緣膜） 1 7閘極電極 1 7 - 1多晶矽層 18N型LDD(Lightly Doped Drain，輕度摻雜沒極）區域 1 9P型LDD區域 2 0側壁絕緣膜 2 1 N型源極/汲極區域 2 2 P型源極/汲極區域 2 3 $夕化物層
第7頁 563255 、發明說明（5) 2 4層間絕緣膜 2 5接觸窗 2 6複數配線 3 1光阻圖案 4 1、4 2 —次缺陷層 較佳實施例之詳細說明 =下，參照圖面說明本發 第1圖係表示關於太鉻B日认盘實加例0 道MOS電晶體及N道^ Y實施例之SOI-MOS ’例如p通 緣膜m。在此埋人氧化膜12 ^成埋入乳化m埋入絕 13。在此活性層13内 丨捭成兀件形成層之活性層 1 4,。此元株八叫△ 埋入型元件分離絕緣膜 活性層1 3俾^=緣膜1 4係與上述埋入氧化膜1 2接連 '，各 庄『王尽u係由兀件分離絕緣膜丨 设逆谷 第1圖係表示P通道M0S雷日辨盥M、s埋入乳化膜12所分離。 層13a係例士道^M〇S電日日體與N通道M0S電晶體，在活性 】 例如導入p型雜質，在活性層!3b係例如導；/二 膜）1 6。^ t 1 ^ t、1 3 b之上，係形成閘極氧化膜（閘極絕緣 閘極電極^ 乂化膜16上例如形成由多晶矽所構成的 '之內j 在此閘極電極1 7之兩側位置的上述活性層 8 4 ’係形成為延伸（extension)區域的n型LDD區域 1 8 °又’在閘極電極丨7之兩側位置的上述活性層一 部，係形成PmDD區域19。 b之内 在閘極電極1 7之側壁，係形成側壁絕緣膜2 q。
563255 五、發明說明（6) 在側壁絕緣膜2 0之兩側位置的上述活性層1 3 a之内部，係 形成N型源極/汲極區域2 1。又，在閘極電極1 7之兩側位置 的上述活性層1 3 b之内部，係形成P型源極/汲極區域2 2。 在各源極/汲極區域2 1、2 2及閘極電極1 7之上，係各形成 例如由鈦（T i )所構成的石夕化物層2 3。 在S Ο I基板的全面上係形成層間絕緣膜2 4。在層間絕緣 膜2 4内，係形成與各矽化物層2 3接觸的複數接觸窗2 5。 又，在層間絕緣膜2 4上，係形成接連於各接觸窗2 5例如由 ί呂所構成的複數配線2 6。 一方面，在上述活性層13a、13b之内部，上述電晶體 之通道長方向的兩端位置之元件分離絕緣膜1 4之近傍，係 各形成為吸附層之二次缺陷層1 5。在此，二次缺陷，係與 在> 活性層1 3内預先存在的一次缺陷相異，如以後所述，藉 由使S i +離子以選擇的離子注入時所形成的結晶缺陷。此 等二次缺陷層1 5係位置於源極/汲極區域2 1、2 2内。二次 缺陷層1 5，係主要捕捉從元件分離絕緣膜1 4向活性層 1 3 a、1 3 b内擴散的污染雜質之重金屬的陷阱（t r a p )。 其次，說明上述構成的SOI-MOS之製造方法。尚且，與 第1圖同樣部分係附同一標號。 第2圖，係表示S 0 I基板之一例。在此S 0 I基板，係在石夕 支持基板1 1上形成埋入氧化膜1 2，在此埋入氧化膜1 2上形 成元件形成層之例如由單結晶石夕所構成的活性層1 3。此活 性層1 3之雜質濃度，係例如設定為1 X 1 0 1 4 c m - 3。 首先，如第3圖所示，在活性層1 3内形成元件分離絕緣
第9頁 563255 五、發明說明（7) 膜1 4。即，在活性層1 3上形成未圖示之罩幕材。以此罩幕 材為罩幕，例如由反應離子钱刻R I E ( R e a c t i v e I ο η E t c h i n g )，去除元件區域以外的活性層1 3，形成未圖示之 溝渠（trench)。其次，在上述處理之結果所形成的構造之 全面例如藉由用TEOS以化學氣相沈積CVD(Chemical Vapor D e p o s i t i ο η ) 堆積矽氧化膜。此矽氧化膜，係例如用化學 的機械研磨 CMP(Chemical Mechanical Polishing)平坦 化，以使溝渠埋入矽氧化膜。如此以形成s T I之元件分離 絕緣膜1 4。 其後，如第4圖所示，在上述處理之結果所形成的構造 上形成光阻圖案3 1 。此光阻圖案3 1 ，係具有使與元件分離 絕，緣膜1 4鄰接的活性層1 3之一部分區域露出的開口。以此 ，阻圖案3 1為罩幕在活性層丨3之一部分區域例如使s丨+以 離子注入。由此離子注入，在活性層丨3内形成多數的二次 缺陷層1 5。此二次缺陷層丨5，係構成為使擴散於活性層1 3 内之 >可染雜質的重金屬加以吸附的第—吸附層。s i +之注 入條件’係例如劑量為lxl015cm_2、加速電壓例如為 l^O^KeV、例如Rp=150nm。矽離子之濃度尖峯位置，係適宜 設定/吏在活性層丨3與埋入氧化膜丨2之界面。 第5圖係表示上述光阻圖案31之平面圖。形上述第一吸 附^的一次缺陷層丨5時，如在閘極電極1 7之形成預定區域 内^，入離子形成二次缺陷，則成為通道漏泄（channei lea之原因。因此’在閘極電極1 7之形成預定區域係不 必要使離子注入。所以，在閘極電極丨7之形成預定區域係
第10頁 563255 五、發明說明（8) 由光阻圖案3 1加以覆蓋。 其次，如第6圖所示，使光阻圖案3 1去除後S Ο I基板例 如加熱至約1 1 0 0它，以使元件分離絕緣膜1 4密實化回火 (d e n s i f y a η n e a 1 )。此時，從元件分離絕緣膜1 4向活性層 1 3擴散之重金屬由第一吸附層之二次缺陷層1 5加以陷阱捕 捉。因此，能提昇以後所形成的閘極氧化膜之信賴性。藉 由此元件分離絕緣膜1 4之密實化回火，幾乎可恢復二次缺 陷。 其次，如第6圖所示，在以後之處理時，為使從元件分 離絕緣膜1 4擴散之重金屬能碓實吸附之關係，形成第二吸 附層之二次缺陷層1 5 - 1 。即，此二次缺陷層1 5 - 1 ，係與上 述同樣再度，形成未圖不之光阻圖案。以此光阻圖案為罩 幕'，藉由在活性層1 3之一部分區域使S i +以離子注入加以 形成。光阻圖案與離子注入之條件係與第一次同樣。其 後，在活性層1 3 a導入P型雜質，在活性層1 3 b導入N型雜 質，以形成通道區域。 其次，如第7圖所示，在S Ο I基板之全面形成閘極氧化 膜1 6。在此閘極氧化膜1 6之上，堆積膜厚例如3 0 0 n in程度 之多晶矽層1 7 - 1 。 其次，如第8圖所示，使多晶矽層1 7 - 1及閘極氧化膜1 6 用所定之罩幕材以R I E加以蝕刻，以形成閘極電極1 7。
其後，如第9圖所示，在活性層1 3 a内以離子注入N型雜 質，在活性層1 3 b内以離子注入P型雜質。藉此，在活性層 13a内形成N型之LDD區域18，在活性層13b内形成P型之LDD
第11頁 563255 五、發明說明（9) 區域1 9。此等l D D區域1 8、1 9，係各對應閘極電極1 7之兩 側加以形成。 其次，如第9圖所示，在SOI基板之全面，堆積未圖示 之CVD氧化膜。使CVD氧化膜，藉由RIE蝕刻，在各閘極電 極1 7之側壁形成側壁絕緣膜2 〇。 其後，如第1 0圖所示，在活性層1 3 a内以離子注入N型 雜質，在活性層1 3 b内以離子注入P型雜質。藉此，在活性 層1 3a内形成n型源極/汲極區域21，在活性層1 3b内形成P 型源極/汲極區域2 2。此等源極/汲極區域2 1、2 2係對應側 壁絕緣膜2 0之兩側所形成。其後，藉由所定之熱製程，使 Μ 0 S型電晶體之l D D區域1 8、1 9及源極/汲極區域2 1、2 2活 化。與此同時，在上述第二吸附層之二次缺陷層丨5 —丨以 陷'阱捕捉重金屬。 其次，在SOI基板之全面例W_^(sputter)鈦（Ti)。 其後，由熱處理使鈦與矽（S i )反應，在源極/汲極區域 2 1、2 2及閘極電極1 7上形成矽化物層2 3。 其後，在上述處理之結果所形成的構造，由低壓化學 氣相沈積LPCVD(Low-Pressure Chemical Vapor D e p o s i t i ο η )，例如堆積膜厚為8 〇 〇 n m程度之氧化膜，以形 成第1圖所示之層間絕緣膜2 4。其次，在層間絕緣膜2 4内 形成接觸於源極/汲極區域及閘極電極之複數接觸窗2 5。 更且，在層間、纟巴緣膜2 4之上例如丨賤鑛铭層。藉由此铭層的 濺鍍，以各形成各接連於接觸窗2 5之配線2 6。 如此，以形成SOI-M 0S型電場效應電晶體。此S0 nos
第12頁 563255 五、發明說明αο) _ 型電場效應電晶體，係活性層1 3之膜厚例如為1 4 0〜 1 8 0 n m，源極/汲極區域2 1、2 2接觸於埋入氧化膜1 2的例如 - 為部分耗盡型電晶體。 可是，上述第一、第二吸附層的二次缺陷層1 5、1 5 - 1 之形成位置，係必要在可使向活性層1 3内擴散的重金屬能 確實加以陷阱捕捉之場所。 第1 1圖係表示第一吸附層1 5之形成位置（第二吸附層 . 1 5 - 1之位置也同樣）。在第1 1圖，埋入氧化膜1 2，係例如 由熱氧化所形成。因此，從埋入氧化膜1 2向活性層1 3内擴 -散的重金屬量較少。一方面，元件分離絕緣膜1 4係如上述 例如用T E 0 S由C V D所形成。因此，元件分離絕緣膜1 4，係 包含重金屬之關係，重金屬從元件分離絕緣膜1 4向活性層 1 ί擴散。從元件分離絕緣膜1 4向活性層1 3内擴散之重金 屬，係分布於元件分離絕緣膜1 4之近傍。因而，為使能以 良好效率陷阱捕捉重金屬之關係，在擴散層之源極/汲極 區域2 1 、2 2内的元件分離絕緣膜1 4之近傍，形成第一、第 二吸附層之二次缺陷層1 5、1 5 - 1成為重要。更且，最好係 在源極/汲極區域2 1、2 2内之元件分離絕緣膜1 4近傍，從 埋入氧化膜1 2之上部至活性層1 3之表面近傍，藉由形成第 一、第二吸附層之二次缺陷層1 5、1 5 - 1 ，以提昇吸附效 率〇 假使，如第1 1圖所示，在活性層1 3内之閘極電極1 7近 - 傍形成吸附層之二次缺陷層4 1的場合，在此位置幾乎不存 在重金屬。因此，無法充分陷阱捕捉重金屬。又，從元件
第13頁 563255 五、發明說明（11) ^ 分離絕緣膜1 4離開，在埋入氧化膜1 2之上部，且在源極/ 汲極區域2 1内形成二次缺陷層4 2之場合，此位置也與前者 · 同樣，幾乎無重金屬存在。因而不能陷阱捕捉重金屬。尚 且，在此位置形成二次缺陷層4 2之場合，由構成此二次缺 陷層4 2之結晶缺陷，發生漏泄電流的問題。因而，在此位 置形成二次缺陷層4 2為不適當。更且，在源極/汲極區域 之擴散層的外部形成二次缺陷層之場合也成為發生漏泄電 流的原因為不適宜。 如此，使二次缺陷層1 5、1 5 - 1在源極/汲極區域内之元 -件分離絕緣膜1 4近傍形成的關係，在活性層1 3内之污染雜 質的重金屬濃度係在元件分離絕緣膜1 4之近傍比在閘極電彳B _ 1 7之近傍較高。 ’依照上述實施例，在源極/汲極區域2 1、2 2内之元件分 離絕緣膜1 4的近傍形成第一、第二吸附層之二次缺陷層 1 5、1 5 - 1 。因而，藉由二次缺陷層1 5、1 5 - 1 ，對從元件分 離絕緣膜1 4向活性層1 3内擴散之重金屬可確實陷阱捕捉。 因此，能防止由重金屬所引起之元件信賴性的低降。 尚且，在上述實施例，使S i由兩次離子注入，以形成 第一、第二吸附層之二次缺陷層1 5、1 5 - 1 。但，離子注入 之次數並非限定於兩次，進行三次以上亦可。並且，元件 分離絕緣膜1 4之密實化回火的溫度低溫化之場合，向活性 層1 3内之重金屬的擴散減少。此種場合，可能省略第一吸| 附層之二次缺陷層1 5。藉由省略二次缺陷層1 5，可使製造 製程簡略化。
第14頁 563255 五、發明說明（12) 並且，在上述實施例，藉由使S i由離子注入以形成第 一、第二吸附層之二次缺陷層1 5、1 5 - 1。但，注入之離子 並非限定於S i ，例如使鍺（G e )離子注入也可得同樣效果。 更且，由吸附層之二次缺陷層，顧慮從源極/沒極區域 發生結漏（j u n c t i ο η 1 e a k )電流。但’此可藉由使源極/沒 極區域之結點（j u n c t i ο η )深度X j比活性層1 3之厚度較深能 加以防止。主體基板的場合必要使源極/沒極之X j比二次 缺陷層較深。但，此種場合，二次缺陷層之深度過淺時不 能期待吸附效果。 熟知技術者容易發現其他優點及修改，為此，廣義的 發明並非限定在此展示和記述的發明說明及實施例。因 此，在不脫離本申請專利範圍和其均等範圍所定的一般發 明概念之精神或範圍，尚有種種改良。
第15頁 563255 圖式簡單說明 第1圖係關於本發明的一實施例之半導體裝置的斷面 圖。 第2圖係表示第1圖所示半導體裝置之製造製程的斷面 圖。 第3圖係表示連續第2圖之製造製程的斷面圖。 第4圖係表示連續第3圖之製造製程的斷面圖。 第5圖係表示第4圖所示光阻圖案之一部分的平面圖。 第6圖係表示連續第4圖之製造製程的斷面圖。 第7圖係表示連續第6圖之製造製程的斷面圖。 第8圖係表示連續第7圖之製造製程的斷面圖。 第9圖係表示連續第8圖之製造製程的斷面圖。 第1 0圖係表示連續第9圖之製造製程的斷面圖。 '第1 1圖係表示說明吸附層的形成位置之主要部分的斷 面圖。 第12圖係表示一般的SOI-MOS型半導體裝置的斷面圖。
第16頁

Claims (1)

  1. 563255 六、申請專利範圍 1. 一種半導體裝置，包括： 一半導體層，係形成於一半導體基板上之一埋入絕緣 膜上； 複數元件分離絕緣膜，係形成於該半導體層内，該些 元件分離絕緣膜係分離該半導體層； 一閘極絕緣膜，係形成於該半導體層； 一閘極電極，係形成於該閘極絕緣膜上； 一源極/汲極區域之一擴散層，係形成於該閘極電極之 兩側位置的該半導體層内；以及 一吸附層，係形成在該擴散層内之該些元件分離絕緣 膜的近傍。 ^ 2 .如申請專利範圍第1項所述之半導體裝置，該吸附層 係μ位置於從一埋入絕緣膜之上部至該半導體層之表面近 傍。 3. 如申請專利範圍第1項所述之半導體裝置，該吸附 層，係使一污染雜質加以吸附之一缺陷層。 4. 如申請專利範圍第3項所述之半導體裝置，該吸附 層内之該污染雜質的濃度，係設定成為比該閘極電極近傍 之該半導體層的該污染雜質之濃度較高。 5. 如申請專利範圍第1項所述之半導體裝置，該吸附 層，係形成在該源極/汲極區域内，從該閘極電極向一通 道長方向離開的一位置。 6. 如申請專利範圍第1項所述之半導體裝置，該埋入 絕緣膜，係一熱氧化膜，該些元件分離絕緣膜，係一 C V D
    第17頁 563255 六、申請專利範圍 膜。 7. 如申請專利範圍第5項所述之半導體裝置，該源極/ 汲極區域，係接觸於該埋入絕緣膜。 8. —種半導體裝置，包括： 一 SOI基板包含： 一埋入絕緣膜，係埋入於一半導體基板内； 一半導體層，係形成於該埋入絕緣膜上； 複數元件分離絕緣膜，係形成於該半導體層内，該些 元件分離絕緣膜係分離該半導體層； 一 Μ 0 S電晶體，係形成於由該些元件分離絕緣膜所分離 的該半導體層上； 該M0S電晶體包含： 胃 一閘極絕緣膜，係形成於由該些元件分離絕緣膜所 分離的該半導體層上； 一閘極電極，係形成於該閘極絕緣膜上； 一源極/汲極區域一擴散層，係形成於該閘極電極 的兩側位置之該半導體層内； 一吸附層，係形成於該些元件分離絕緣膜之近傍 的該擴散層内。 9 . 如申請專利範圍第8項所述之半導體裝置，該吸附 層，係位置於從該埋入絕緣膜之上部至該半導體層之表面 近傍。 10. 如申請專利範圍第8項所述之半導體裝置，該吸 附層，係對污染雜質加以吸附之一缺陷層。
    第18頁 563255 六、申請專利範圍 11. 如申請專利範圍第1 0項所述之半導體裝置，該吸 附層内之該染雜質的濃度，係設定成為比該閘極電極近傍 之該半導體層的該污染雜質之濃度較高。 12. 如申請專利範圍第8項所述之半導體裝置，該吸附 層，係形成在該源極/汲極區域内，從閘極電極向通道長 方向離開的一位置。 13. 如申請專利範圍第8項所述之半導體裝置，該埋入 絕緣膜，係一熱氧化膜，該些元件分離絕緣膜，係一 C V D 膜。 14. 如申請專利範圍第1 2項所述之半導體裝置，該源 極/沒極區域，係接觸於該埋入絕緣膜。 丨| ^ 15. —種半導體裝置的製造方法，包括： ~在一半導體基板上之一埋入絕緣膜上所形成的一半導 體層内由一絕緣膜形成一元件分離區域； 使該元件分離區域回火（anneal); 在由該元件分離區域所分離的該半導體層内之該元件 分離區域近傍，注入一離子以形成一第一吸附層； 在從該半導體層上之該第一吸附層離開的一位置，形 成由一閘極絕緣膜所絕緣之一閘極電極； 在該閘極電極之兩側位置的該半導體層内，注入一雜 質以形成成為一源極/汲極區域的一擴散層； 使該擴散層回火同時，在該第一吸附層陷阱捕捉一污 0 染雜質。 16. 如申請專利範圍第1 5項所述之半導體裝置的製造
    第19頁 563255 六、申請專利範圍 方法，使該元件分離區域形成後，在該半導體層内之該元 件分離區域近傍，注入一離子以形成一第二吸附層。 17. 如申請專利範圍第1 6項所述之半導體裝置的製造 方法，使該元件分離區域回火時，由該第二吸附層陷阱捕 捉一污染雜質。 18. 如申請專利範圍第1 6項所述之半導體裝置的製造 方法，該第一、第二吸附層，係注入S i離子所形成的一缺 陷層。 19. 如申請專利範圍第1 6項所述之半導體裝置的製造 方法，該第一、第二吸附層，係注入鍺（G e )離子所形成的 一缺陷層。
    第20頁
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