CN114582871A - 半导体存储器装置和制造半导体存储器装置的方法 - Google Patents

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Abstract

一种半导体存储器装置包括：器件隔离图案，其位于衬底上以限定有源区域；字线，其位于衬底中以与有源区域相交；第一掺杂区域，其位于有源区域中并且在字线的第一侧；第二掺杂区域，其位于有源区域中并且在字线的第二侧；位线，其连接到第一掺杂区域并且与字线相交；位线接触件，其将位线连接到第一掺杂区域；着陆焊盘，其位于第二掺杂区域上；以及存储节点接触件，其将着陆焊盘连接到第二掺杂区域，存储节点接触件包括：第一部分，其与第二掺杂区域接触，第一部分包括单晶硅；以及第二部分，其位于第一部分上，并且包括多晶硅。

Description

半导体存储器装置和制造半导体存储器装置的方法
相关申请的交叉引用
于2020年12月1日在韩国知识产权局提交的标题为“半导体存储器装置和制造半导体存储器装置的方法”的韩国专利申请No.10-2020-0165367以引用方式全部并入本文中。
技术领域
实施例涉及一种半导体存储器装置和制造半导体存储器装置的方法。
背景技术
半导体装置因其小尺寸、多功能特性和/或低制造成本而广泛地用于电子工业中。半导体装置可以分类为例如用于存储逻辑数据的半导体存储器装置、用于处理逻辑数据的半导体逻辑装置以及具有半导体存储器装置的功能和半导体逻辑装置的功能两者的混合半导体装置。
高速低电压半导体装置例如由于其高速度和/或低功耗而被考虑用于包括半导体装置的电子装置。然而，由于半导体装置的可靠性可能由于其高集成密度而被劣化，因此已经在进行改善这样的半导体装置的可靠性的研究。
发明内容
实施例可以通过提供半导体存储器装置来实现，该半导体存储器装置包括：器件隔离图案，其限定衬底中的有源区域；字线，其设置在衬底中，并且与有源区域相交；第一掺杂区域，其设置在有源区域中并且位于字线的一侧；第二掺杂区域，其设置在有源区域中并且位于字线的另一侧；位线，其连接到第一掺杂区域，并且与字线相交；位线接触件，其将位线连接到第一掺杂区域；着陆焊盘，其设置在第二掺杂区域上；以及存储节点接触件，其将着陆焊盘连接到第二掺杂区域，其中，存储节点接触件可以包括与第二掺杂区域接触的第一部分和定位在第一部分上的第二部分，第一部分可以包括单晶硅，并且第二部分可以包括多晶硅。
实施例可以通过提供半导体存储器装置来实现，该半导体存储器装置包括：衬底，其包括有源区域；层间绝缘图案，其覆盖衬底；位线，其在一个方向上与有源区域相交；位线接触件，其穿透层间绝缘图案，并且设置在有源区域与位线之间；着陆焊盘，其设置在有源区域的端部部分中的每一个上；以及存储节点接触件，其穿透层间绝缘图案，并且设置在着陆焊盘与有源区域的端部部分中的每一个之间，其中，存储节点接触件可以包括：第一存储节点接触件，其连接到有源区域的端部部分中的每一个；以及第二存储节点接触件，其连接到着陆焊盘，第一存储节点接触件和第二存储节点接触件可以包括相同的材料，并且第一存储节点接触件的结晶度可以与第二存储节点接触件的结晶度不同，并且第一存储节点接触件与第二存储节点接触件的界面可以定位在位线接触件的底表面与顶表面之间的水平高度处。
实施例可以通过提供制造半导体存储器装置的方法来实现，该方法包括：在其中通过器件隔离图案限定有源区域并且埋置有字线的衬底上形成位线结构，该位线结构包括在一个方向上与有源区域相交的位线和连接到有源区域的位线接触件；在位线结构的两个侧壁上形成分隔件；通过使用分隔件作为掩模暴露出有源区域的顶表面的一部分；以及形成与分隔件的侧壁接触的存储节点接触件，其中，形成存储节点接触件可以包括通过选择性外延生长(SEG)工艺从暴露出的有源区域形成单晶相的第一部分；在第一部分上形成非晶相的第二部分，第二部分包括空隙；以及对第二部分执行热处理工艺以去除第二部分的空隙，并且可以通过热处理工艺将第二部分的非晶相变为多晶相或单晶相。
附图说明
通过参照附图详细地描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，在附图中：
图1是根据一些示例实施例的半导体存储器装置的平面图。
图2是根据一些示例实施例的半导体存储器装置的截面图。
图3和图4是图2的区域‘AR’的放大图。
图5至图23是根据一些示例实施例的制造半导体存储器装置的方法中的阶段的截面图。
具体实施方式
图1是根据一些示例实施例的半导体存储器装置的平面图。图2是沿图1的线A-A’和线B-B’截取的截面图，图3和图4是图2的区域‘AR’的放大图。
参照图1和图2，可以提供衬底101。衬底101可以包括半导体衬底。在实施方式中，衬底101可以为例如硅(Si)衬底、锗(Ge)衬底或硅锗(Si-Ge)衬底。
器件隔离图案102可以设置在衬底101中以限定有源区域ACT。有源区域ACT中的每一个可以具有诸如岛形状的隔离形状。当在平面图中观看时，有源区域ACT中的每一个可以具有在第一方向X1上延伸的条形状。当在平面图中观看时，有源区域ACT中的每一个可以对应于衬底101的被器件隔离图案102围绕的一部分。有源区域ACT可以在第一方向X1上彼此平行地布置，并且可以以一个有源区域ACT的端部部分与同其相邻的另一有源区域ACT的中心相邻的这种方式布置。
字线WL可以设置在衬底101中。字线WL可以与有源区域ACT相交。字线WL可以各自设置在形成在器件隔离图案102和有源区域ACT中的沟槽GR中。字线WL可以平行于与第一方向X1相交的第二方向X2。字线WL可以包括导电材料。字线WL的底表面可以为圆的和/或不平坦的。
栅极电介质层107可以设置在字线WL与沟槽GR的内表面之间。栅极电介质层107可以包括例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)和高k电介质材料中的至少一种。
第一掺杂区域112a可以设置在一对字线WL之间的每个有源区域ACT中。一对第二掺杂区域112b可以分别设置在每个有源区域ACT的两个边缘区域中。第一掺杂区域112a和第二掺杂区域112b可以掺杂有掺杂剂。在实施方式中，掺杂剂可以包括N型掺杂剂。第一掺杂区域112a可以对应于公共漏极区域，并且第二掺杂区域112b可以对应于源极区域。字线WL中的每一条以及与其相邻的第一掺杂区域112a和第二掺杂区域112b可以构成晶体管。
字线WL的顶表面可以低于有源区域ACT的顶表面。字线盖图案110可以设置在字线WL中的每一条上。字线盖图案110可以具有在字线WL的纵向方向上延伸的线形状。字线盖图案110可以覆盖字线WL的顶表面。字线盖图案110的顶表面可以与器件隔离图案102的顶表面定位在基本同一水平高度处。字线盖图案110可以包括氮化硅。
层间绝缘图案105可以设置在衬底101上。层间绝缘图案105可以具有在平面图中彼此间隔开的岛形状。层间绝缘图案105可以覆盖彼此相邻的两个有源区域ACT的端部部分。层间绝缘图案105可以包括绝缘材料。在实施方式中，层间绝缘图案105可以由包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一种的单层或者多层形成。
衬底101、器件隔离图案102和字线盖图案110的上部分可以部分地凹陷以形成第一凹陷区域R1。当在平面图中观看时，第一凹陷区域R1可以具有网格形状。位线BL可以设置在层间绝缘图案105上。位线BL可以与字线盖图案110和字线WL相交。如图1中所示，位线BL可以在与第一方向X1和第二方向X2相交的第三方向X3上延伸。位线BL中的每一条可以包括顺序地堆叠的多晶硅图案130、欧姆图案131和含金属图案132。多晶硅图案130可以包括例如掺杂有掺杂剂的多晶硅或未掺杂的多晶硅。欧姆图案131可以包括例如金属硅化物。含金属图案132可以包括例如金属和导电金属氮化物中的至少一种。在实施方式中，金属可以包括例如钨(W)、钛(Ti)或钽(Ta)。在实施方式中，导电金属氮化物可以包括例如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。位线盖图案137可以分别设置在位线BL上。位线盖图案137可以包括例如氮化硅的绝缘材料。
位线接触件DC可以设置在与位线BL相交的第一凹陷区域R1中。位线接触件DC可以包括掺杂有掺杂剂的多晶硅或未掺杂的多晶硅。位线接触件DC可以穿透层间绝缘图案105以电连接到第一掺杂区域112a，并且可以将第一掺杂区域112a电连接到位线BL。位线BL和位线接触件DC可以构成位线结构。
填充绝缘图案141可以设置在未设置位线接触件DC的第一凹陷区域R1中。在实施方式中，填充绝缘图案141可以具有包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种的单层结构或者多层结构。
如图1中所示，存储节点接触件BC可以设置在彼此相邻的一对位线BL之间。存储节点接触件BC可以彼此间隔开。存储节点接触件BC中的每一个的一部分可以设置在有源区域ACT的端部部分中的每一个中。详细地，如图2中所示，存储节点接触件BC可以分别连接到有源区域ACT的第二掺杂区域112b。存储节点接触件BC的下部分可以穿透层间绝缘图案105，以设置在有源区域ACT中。存储节点接触件BC的顶表面可以定位在比层间绝缘图案105的顶表面更高的水平高度处。例如，如图2中所示，存储节点接触件BC的顶表面可以是平坦的。在另一示例中，存储节点接触件BC的顶表面可以为凹的。存储节点接触件BC中的每一个可以包括与存储节点接触件BC的下部分对应的第一部分BC1和与存储节点接触件BC的上部分对应的二部分BC2。在下文中，存储节点接触件BC的第一部分BC1将被称作第一存储节点接触件BC1，存储节点接触件BC的第二部分BC2将被称作第二存储节点接触件BC2。将参照图3和图4更详细地描述这些。
参照图3，第一存储节点接触件BC1可以穿透层间绝缘图案105，以设置在有源区域ACT中。第一存储节点接触件BC1的一部分可以从第一存储节点接触件BC1的下部分突出到第二掺杂区域112b中，例如，第一存储节点接触件BC1的底部部分可以突出到第二掺杂区域112b中。第一存储节点接触件BC1的突出到第二掺杂区域112b中的部分可以在远离位线接触件DC取向的方向上在层间绝缘图案105之下延伸，例如，第一存储节点接触件BC1的底部部分可以远离位线接触件DC倾斜以与层间绝缘图案105的底部部分地叠置。第一存储节点接触件BC1的底表面可以为弯折的或不平坦的。第一存储节点接触件BC1可以包括例如硅(Si)。在实施方式中，第一存储节点接触件BC1可以包括单晶硅(Si)。在本说明书中，术语“单晶”表示晶界不存在于对应的部件中而该对应的部件具有相同的晶体取向。另外，术语“基本单晶”表示即使在对应的部件中局部存在晶界或者即使在对应的部件中局部存在具有不同晶体取向的部分，该对应的部件实际上也是单晶。在实施方式中，基本单晶的部件可以包括多个低角度晶界。根据实施例，存储节点接触件BC可以包括作为单晶的第一存储节点接触件BC1，因此能够防止位线BL和位线接触件DC在形成存储节点接触件BC的工艺中受到损坏。这随后将在制造半导体存储器装置的方法中进行详细地描述。
第二存储节点接触件BC2可以设置在第一存储节点接触件BC1上。第二存储节点接触件BC2可以与第一存储节点接触件BC1的顶表面接触。第二存储节点接触件BC2可以具有基本均匀的宽度。第一存储节点接触件BC1与第二存储节点接触件BC2之间的界面IF可以定位在位线接触件DC的底表面与顶表面之间的水平高度处。另外，第一存储节点接触件BC1与第二存储节点接触件BC2之间的界面IF可以定位在比位线BL(图2)的多晶硅图案130的底表面更高的水平高度处。第二存储节点接触件BC2的顶表面可以定位在比位线BL的顶表面更低的水平高度处。第二存储节点接触件BC2可以由与第一存储节点接触件BC1的材料相同的材料形成。在实施方式中，第二存储节点接触件BC2可以包括硅(Si)。例如，第二存储节点接触件BC2的结晶度可以与第一存储节点接触件BC1的结晶度不同。术语“结晶度”表示材料结晶的程度，并且表示晶格中的缺陷的程度。第一存储节点接触件BC1的结晶度可以比第二存储节点接触件BC2的结晶度更好(例如，更高)。例如，第二存储节点接触件BC2可以包括多结晶硅(即，多晶硅)，例如，第二存储节点接触件BC2可以包括结晶度低于第一存储节点接触件BC1的单晶硅的结晶度的多晶硅。在本说明书中，术语“多晶”表示具有不同取向的许多细单晶粒(即，细晶粒)以不可分离的状态以固体(例如，块型固体、颗粒型固体或粉末型固体)存在。细晶粒的尺寸和细晶粒的取向的均匀状态(即，细晶粒的取向的程度)不受具体限制。在另一示例中，第二存储节点接触件BC2的结晶度可以与第一存储节点接触件BC1的结晶度相同或相似，例如，第二存储节点接触件BC2可以包括单晶硅(Si)。
在第一存储节点接触件BC1与第二存储节点接触件BC2的界面IF处，第一存储节点接触件BC1的宽度可以等于第二存储节点接触件BC2的宽度。第一存储节点接触件BC1的最大宽度可以等于或大于第二存储节点接触件BC2的最大宽度。第一存储节点接触件BC1(例如，第一存储节点接触件BC1的突出到第二掺杂区域112b中的一部分)可以具有与位线接触件DC相对的第一侧壁。第二存储节点接触件BC2可以具有与位线接触件DC相对的第二侧壁。第一存储节点接触件BC1的第一侧壁可以定位为比第二存储节点接触件BC2的第二侧壁更远离位线接触件DC。例如，如图3中所示，位线接触件DC与第二存储节点接触件BC2的最近的面对的侧壁之间的距离(例如，沿着图2中的第二方向X2)可以小于位线接触件DC与第一存储节点接触件BC1的突出到第二掺杂区域112b和器件隔离图案102中的所述部分的面对的侧壁之间的距离(例如，沿着第二方向X2)。
例如，如中图3所示，第一存储节点接触件BC1与第二存储节点接触件BC2之间的界面IF可以定位在位线接触件DC的底表面与顶表面之间的水平高度处。在另一示例中，如图4中所示，第一存储节点接触件BC1与第二存储节点接触件BC2之间的界面IF可以与位线接触件DC的顶表面定位在基本相同的水平高度处。在又一示例中，第一存储节点接触件BC1与第二存储节点接触件BC2之间的界面IF可以定位在比位线接触件DC的顶表面更高并且比位线BL的顶表面更低的水平高度处。
再次参照图1和图2，位线分隔件可以设置在位线BL与存储节点接触件BC之间。位线分隔件可以包括例如沿着第二方向X2通过气隙彼此间隔开的第一分隔件121和第二分隔件125。第一分隔件121可以覆盖位线BL的侧壁和位线盖图案137的侧壁。第二分隔件125可以与存储节点接触件BC相邻。第一分隔件121和第二分隔件125可以包括相同的材料。在实施方式中，第一分隔件121和第二分隔件125可以包括氮化硅。第二分隔件125的顶端的高度可以低于第一分隔件121的顶端的高度。结果，可以增加形成随后要描述的着陆焊盘LP的工艺的裕度，因此可以防止着陆焊盘LP与存储节点接触件BC之间的连接故障。第一分隔件121可以延伸为覆盖位线接触件DC的侧壁以及第一凹陷区域R1的侧壁和底表面。
存储节点欧姆层109可以设置在存储节点接触件BC上。存储节点欧姆层109可以包括金属硅化物。扩散阻挡图案111a可以覆盖存储节点欧姆层109、第一分隔件121和第二分隔件125以及位线盖图案137。扩散阻挡图案111a可以包括金属氮化物，例如，氮化钛(TiN)或氮化钽(TaN)。
着陆焊盘LP可以分别设置在扩散阻挡图案111a上。着陆焊盘LP中的每一个的上部分可以覆盖位线盖图案137的顶表面。着陆焊盘LP中的每一个的一部分可以在位线BL之间延伸以连接到存储节点接触件BC。存储节点接触件BC上的着陆焊盘LP的宽度可以大于存储节点接触件BC的宽度。着陆焊盘LP的中心可以在第二方向X2上偏移存储节点接触件BC的中心，如图1中所示。位线BL的一部分可以与着陆焊盘LP竖直地叠置。位线盖图案137的上部分的一个侧壁可以与着陆焊盘LP叠置。第二凹陷区域R2可以形成在位线盖图案137的上部分的另一侧壁处。着陆焊盘LP可以包括含金属材料，例如，钨(W)。
第一盖图案158a可以设置在相邻的着陆焊盘LP之间。第一盖图案158a可以具有线形状，并且由其围绕的空间可以用第二盖图案160a填充。第一盖图案158a和第二盖图案160a中的每一个可以独立地包括例如氮化硅层、氧化硅层、氮氧化硅层或多孔层。第一盖图案158a的孔隙率可以大于第二盖图案160a的孔隙率。
焊盘分离图案156a可以设置在着陆焊盘LP之间。焊盘分离图案156a可以包括例如氮化硅层、氧化硅层、氮氧化硅层或多孔层。焊盘分离图案156a可以限定设置在第一分隔件121与第二分隔件125之间的气隙的顶端。
下电极BE可以分别设置在着陆焊盘LP上。下电极BE中的每一个可以包括例如掺杂有掺杂剂的多晶硅层、金属氮化物层和金属层中的至少一种。在实施方式中，金属氮化物层可以包括例如氮化钛层。在实施方式中，金属层可以包括例如钨(W)、铝(Al)或铜(Cu)。下电极BE中的每一个可以具有实心圆柱体形状或空心圆柱体或杯体形状。支撑下电极BE的支撑图案174a可以设置在相邻的下电极BE之间。支撑图案174a可以包括绝缘材料，例如，氮化硅(SiN)、氧化硅(SiO)和/或氮氧化硅(SiON)。
覆盖第一盖图案158a和第二盖图案160a的蚀刻停止层170可以设置在下电极BE之间。在实施方式中，蚀刻停止层170可以包括绝缘材料，例如，氮化硅(SiN)、氧化硅(SiO)和/或氮氧化硅(SiON)。
电介质层DL可以覆盖下电极BE、支撑图案174a和蚀刻停止层170的表面。电介质层DL可以包括例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)和高k电介质材料中的至少一种。
界面层IFb可以设置在电介质层DL与下电极BE之间。界面层IFb可以包括铌(Nb)、钛(Ti)、氧(O)和/或氮(N)，并且还可以包括例如锆(Zr)或铪(Hf)的金属组分。例如锆(Zr)或铪(Hf)的金属组分可以为电介质层DL的组分。
上电极TE可以覆盖电介质层DL。上电极TE可以包括例如掺杂有掺杂剂的多晶硅层、掺杂有掺杂剂的硅锗层、金属氮化物层和金属层中的至少一种。在实施方式中，金属氮化物层可以包括例如氮化钛层。在实施方式中，金属层可以包括例如钨、铝或铜。
下电极BE、界面层IFb、电介质层DL和上电极TE可以构成电容器CAP。因此，可以提供包括电容器CAP的半导体存储器装置。
图5至图23是根据一些示例实施例的制造半导体存储器装置的方法中的阶段的截面图。
参照图1和图5，可以在衬底101中形成器件隔离图案102以限定有源区域ACT。在实施方式中，可以在衬底101中形成凹槽，并且可以通过用绝缘材料填充凹槽来形成器件隔离图案102。可以通过蚀刻有源区域ACT和器件隔离图案102来形成沟槽GR。沟槽GR中的每一个的底表面可以为弯折的和/或不平坦的。
可以分别在沟槽GR中形成字线WL。字线WL可以与有源区域ACT相交。在形成字线WL之前，可以在沟槽GR中的每一个的内表面上形成栅极电介质层107。可以通过例如热氧化工艺、化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺来形成栅极电介质层107。可以在衬底101上形成导电层以填充沟槽GR，并且可以对导电层执行回蚀工艺或化学机械抛光(CMP)工艺，以在沟槽GR中形成字线WL。字线WL的顶表面可以凹陷为低于有源区域ACT的顶表面。可以在衬底101上形成绝缘层(例如，氮化硅层)以填充沟槽GR，并且可以对绝缘层执行平坦化工艺以分别在字线WL上形成字线盖图案110。
可以通过使用字线盖图案110和器件隔离图案102作为掩模将掺杂剂注入或植入有源区域ACT中。因此，可以在有源区域ACT中形成第一掺杂区域112a和第二掺杂区域112b。第一掺杂区域112a和第二掺杂区域112b可以具有与衬底101的导电类型不同的导电类型。在实施方式中，当衬底101具有P型掺杂剂时，第一掺杂区域112a和第二掺杂区域112b可以具有N型掺杂剂。
参照图1和图6，可以在衬底101上形成层间绝缘图案105和多晶硅掩模图案130a。在实施方式中，可以在衬底101上顺序地形成绝缘层和第一多晶硅层。可以通过将第一多晶硅层图案化来形成多晶硅掩模图案130a。可以使用多晶硅掩模图案130a作为蚀刻掩模来蚀刻绝缘层、器件隔离图案102、衬底101和字线盖图案110，从而形成第一凹陷区域R1和层间绝缘图案105。层间绝缘图案105可以具有彼此间隔开的多个岛形状。当在平面图中观看时，第一凹陷区域R1可以具有网格形状。第一凹陷区域R1可以暴露出第一掺杂区域112a。
参照图1和图7，可以在衬底101上形成第二多晶硅层129以填充第一凹陷区域R1。之后，可以对第二多晶硅层129执行平坦化工艺以去除第二多晶硅层129的定位在多晶硅掩模图案130a上的部分。可以在平坦化工艺之后暴露出多晶硅掩模图案130a。
可以在多晶硅掩模图案130a和第二多晶硅层129上顺序地形成欧姆层131a、含金属层132a和盖层137a。欧姆层131a可以由例如硅化钴(CoSi2)的金属硅化物形成。在实施方式中，可以在多晶硅掩模图案130a和第二多晶硅层129上沉积金属层，然后，可以执行热处理工艺以形成欧姆层131a。在热处理工艺中，金属层可以与多晶硅掩模图案130a和第二多晶硅层129反应，从而形成金属硅化物。可以去除金属层的在热处理工艺中不反应的部分。
可以在盖层137a上形成第一掩模图案139。第一掩模图案139可以用作蚀刻掩模，以用于在后续工艺中限定位线BL的平面形状。第一掩模图案139可以在第三方向X3上延伸。
参照图1和图8，可以顺序地蚀刻盖层137a、含金属层132a、欧姆层131a、多晶硅掩模图案130a和第二多晶硅层129以形成位线盖图案137、位线BL和位线接触件DC。可以使用第一掩模图案139作为蚀刻掩模来执行蚀刻工艺。位线BL可以包括多晶硅图案130、欧姆图案131和含金属图案132。可以通过蚀刻工艺部分地暴露出层间绝缘图案105的顶表面以及第一凹陷区域R1的内侧壁和底表面。可以在形成位线BL和位线接触件DC之后去除第一掩模图案139。
参照图1和图9，可以在衬底101上共形地形成第一分隔件层。第一分隔件层可以共形地覆盖第一凹陷区域R1的底表面和内侧壁。第一分隔件层可以为氮化硅层。之后，可以在衬底101上形成绝缘层(例如，氮化硅层)以填充第一凹陷区域R1，并且可以对绝缘层执行各向异性蚀刻工艺以将填充绝缘图案141留在第一凹陷区域R1中。此时，还可以通过各向异性蚀刻工艺来蚀刻第一分隔件层，并且因此可以形成第一分隔件121。
可以在衬底101上共形地形成牺牲分隔件层，然后，可以对牺牲分隔件层执行各向异性蚀刻工艺以形成覆盖第一分隔件121的侧壁的牺牲分隔件123。牺牲分隔件123可以由相对于第一分隔件121具有蚀刻选择性的材料形成。在实施方式中，牺牲分隔件123可以由氧化硅层形成。
第二分隔件125可以被形成为覆盖牺牲分隔件123的侧壁。在实施方式中，可以在衬底101上共形地形成第二分隔件层，然后，可以对第二分隔件层执行各向异性蚀刻工艺以形成第二分隔件125。在实施方式中，第二分隔件125可以由氮化硅层形成。
参照图1和图10，可以暴露出第二掺杂区域112b。例如，在形成第二分隔件125之后，可以蚀刻位线BL之间的层间绝缘图案105以形成接触孔CH。此时，还可以蚀刻第二掺杂区域112b和器件隔离图案102的一些部分。例如，如图10中所示，可以完全去除层间绝缘图案105的位于第二分隔件125的面对的表面之间的部分，并且还可以去除第二掺杂区域112b和器件隔离图案102的上角部分(例如，直接位于层间绝缘图案105的被去除的部分下方的部分)，从而通过接触孔CH暴露出第二掺杂区域112b。在形成第二分隔件125之后，可以通过附加的蚀刻工艺执行层间绝缘图案105的蚀刻工艺。可替换地，可以在用于形成第二分隔件125的各向异性蚀刻工艺中一起蚀刻层间绝缘图案105。
在另一示例中，可以在形成牺牲分隔件123之后暴露出第二掺杂区域112b。在实施方式中，在形成牺牲分隔件123之后，可以蚀刻位线BL之间的层间绝缘图案105以形成接触孔CH。此时，还可以蚀刻第二掺杂区域112b和器件隔离图案102的一些部分。之后，可以形成第二分隔件125。在此情况下，第二分隔件125可以覆盖层间绝缘图案105的在接触孔CH中暴露的侧壁。在下文中，将继续描述图10的实施例作为示例。
参照图1和图11，可以分别在接触孔CH中形成第一存储节点接触件BC1。详细地，可以通过使用通过接触孔CH暴露的第二掺杂区域112b作为种子执行选择性外延生长(SEG)工艺来从第二掺杂区域112b(即，从参照图10描述的第二掺杂区域112b的暴露部分)生长第一存储节点接触件BC1。例如，参照图11，第一存储节点接触件BC1可以分别生长为完全填充接触孔CH的底部，因此第一存储节点接触件BC1可以完全填充第二掺杂区域112b和器件隔离图案102的上角部分中的凹部(如参照图10描述的先前形成的凹部)。第一存储节点接触件BC1可以包括单晶硅(Si)。第一存储节点接触件BC1的顶表面可以定位在位线接触件DC的底表面与顶表面之间的水平高度处，例如，第一存储节点接触件BC1可以生长直至上表面高于层间绝缘图案105为止。
参照图1和图12，可以在第一存储节点接触件BC1上形成第三存储节点接触件BC3。在实施方式中，非晶硅层或多晶硅层可以形成在第一存储节点接触件BC1上，并且然后可以被蚀刻以形成顶表面低于彼此相邻的第二分隔件125之间的位线盖图案137的顶表面的第三存储节点接触件BC3。在本实施例中，术语“非晶”表示不以固态形成晶体的相(即，不具有像结晶相一样的规则的原子布置的相)。
之后，可以执行蚀刻工艺以去除第二分隔件125和牺牲分隔件123的其侧壁未被第三存储节点接触件BC3覆盖的一些部分，并且暴露出第一分隔件121的上部分的侧壁。因此，可以暴露出第一分隔件121的上部分。当形成随后要描述的着陆焊盘LP时，该工艺可以增加工艺裕度。当去除牺牲分隔件123和第二分隔件125的上部分时，还可以部分地去除第一分隔件121的上部分，因此可以减小第一分隔件121的宽度。
当形成非晶硅层或多晶硅层时，接缝或空隙V1的发生的可能性可以随着第二分隔件125之间的距离增大而增加。如果空隙V1保留在如上所述的第三存储节点接触件BC3中，则第三存储节点接触件BC3的内部电阻将增大以劣化半导体存储器装置的电特性。另外，第三存储节点接触件BC3中发生裂纹的可能性将增加，从而劣化半导体存储器装置的结构稳定性。为了防止这些限制，可以执行下面的工艺。
参照图1和图13，可以对第三存储节点接触件BC3执行热处理工艺。在实施方式中，可以将激光辐射到第三存储节点接触件BC3上。第三存储节点接触件BC3可以通过热处理工艺熔化或再结晶，并且因此可以形成第二存储节点接触件BC2。可以通过第三存储节点接触件BC3的熔化和再结晶来去除第三存储节点接触件BC3中的空隙V1。通过第三存储节点接触件BC3的再结晶形成的第二存储节点接触件BC2可以由多结晶硅(即，多晶硅)形成。
当对第三存储节点接触件BC3执行热处理工艺时，从第三存储节点接触件BC3生成的热量的部分热量H1可以被转移到位线接触件DC。根据实施例，存储节点接触件BC的下部分(即，由单晶硅形成的第一存储节点接触件BC1)可以不包括空隙，因此可以不需要热处理工艺。结果，可以例如通过调整激光操作时间或目视检查仅对与存储节点接触件的上部分对应的第三存储节点接触件BC3执行热处理工艺，因此例如，与存储节点接触件的上部分和下部分两者均被热处理的情况相比，可以减少从存储节点接触件转移到位线接触件DC的热量H1的量。换言之，第三存储节点接触件BC3在第二方向X2上与位线接触件DC叠置的区域可以较小，并且从第三存储节点接触件BC3转移到位线接触件DC的热量H1的量可以较少。另外，第一存储节点接触件BC1可以包括具有高导热性的单晶硅，因此，从第三存储节点接触件BC3生成的热量可以通过第一存储节点接触件BC1释放或消散。结果，还可以进一步减少从存储节点接触件转移到位线接触件DC的热量H1的量。换言之，能够防止位线接触件DC在第三存储节点接触件BC3的热处理工艺中受到损坏。
如果不形成单晶硅的第一存储节点接触件BC1，则在形成存储节点接触件的工艺中，位线接触件DC可能被热量损坏，并且/或者会增加在位线接触件DC中发生接缝或空隙的可能性。图14和图15是示出不形成单晶硅的第一存储节点接触件BC1而是存储节点接触件由单个多晶硅层形成的比较情况的示图。
如图14中所示，可以在图10的所得结构的接触孔CH中形成第四存储节点接触件BC4。在实施方式中，非晶硅层或多晶硅层可以形成在被接触孔CH暴露的第二掺杂区域112b上，并且然后可以被蚀刻以形成顶表面低于彼此相邻的第二分隔件125之间的位线盖图案137的顶表面的第四存储节点接触件BC4。术语“非晶”表示晶体不以固态形成的相(即，不具有像结晶相一样的规则的原子布置的相)。
当形成非晶硅层或多晶硅层时，在第四存储节点接触件BC4中发生接缝或空隙V2的可能性可以随着第二分隔件125之间的距离减小而增加。此时，空隙V2可以发生在第四存储节点接触件BC4的整个内部。换言之，空隙V2还可以发生在存储节点接触件的下部分(这里，整个第四存储节点接触件BC4)中。
参照图15，可以对(例如，整个)第四存储节点接触件BC4执行热处理工艺。在实施方式中，可以将激光辐射到第四存储节点接触件BC4上。第四存储节点接触件BC4可以通过热处理工艺被熔化或再结晶，因此，可以形成第五存储节点接触件BC5。可以通过第四存储节点接触件BC4的熔化或再结晶来去除第四存储节点接触件BC4中的空隙V2。通过第四存储节点接触件BC4的再结晶形成的第五存储节点接触件BC5可以由多结晶硅(即，多晶硅)形成。
当对第四存储节点接触件BC4执行热处理工艺时，从第四存储节点接触件BC4生成的热量的部分热量H2可以转移到位线接触件DC。第四存储节点接触件BC4在第二方向X2上与位线接触件DC叠置的区域可以较大，并且从第四存储节点接触件BC4转移到位线接触件DC的热量H2的量可以较大。由多晶硅形成的位线接触件DC可以与设置在位线接触件DC上的欧姆图案131(例如，金属硅化物)或含金属图案132(例如，金属)接触，并且位线接触件DC的硅(Si)原子可以通过热量H2扩散到欧姆图案131或含金属图案132中。因此，可能减少位线接触件DC中的硅(Si)原子的量，并且可能在位线接触件DC中发生接缝或空隙。
然而，根据实施例，第三存储节点接触件BC3在第二方向X2上与位线接触件DC叠置的区域可以较小或者可以不存在，并且从第三存储节点接触件BC3转移到位线接触件DC的热量H1的量可以较少。位线接触件DC的硅(Si)原子的扩散可以由于少量的热量H1而减少或最小化。因此，可以不在位线接触件DC中发生接缝或空隙。结果，可以在半导体存储器装置的制造中减少或最小化缺陷，并且可以制造具有改善的结构稳定性的半导体存储器装置。
通过对图12和图13中的第三存储节点接触件BC3执行热处理工艺来形成多晶硅的第二存储节点接触件BC2。然而，实施例不限于此。在某些实施例中，根据对第三存储节点接触件BC3执行的热处理工艺的工艺时间(例如，通过长时间执行热处理工艺)，通过第三存储节点接触件BC3的再结晶形成的第二存储节点接触件BC2可以由单晶硅形成。在下文中，将继续描述图13的实施例作为示例。
参照图1和图16，可以在图13的所得结构的存储节点接触件BC上形成欧姆层109，可以在衬底101上共形地形成扩散阻挡层111。可以在衬底101上形成着陆焊盘层152以填充位线盖图案137之间的空间。着陆焊盘层152可以包括例如钨(W)。
参照图1和图17，可以在着陆焊盘层152上形成第二掩模图案140。第二掩模图案140可以由非晶碳层(ACL)形成。第二掩模图案140可以为用于限定随后将描述的着陆焊盘LP的位置的掩模图案。第二掩模图案140可以与存储节点接触件BC竖直地叠置。
可以使用第二掩模图案140作为蚀刻掩模来执行各向异性蚀刻工艺以去除着陆焊盘层152的一部分。因此，可以划分着陆焊盘层152以形成着陆焊盘LP，并且可以形成暴露出扩散阻挡层111的开口154。
参照图1和图18，可以执行各向同性蚀刻工艺以将由开口154暴露的扩散阻挡层111图案化。可以将扩散阻挡层111图案化以形成彼此分离的扩散阻挡图案111a。可以在各向同性蚀刻工艺之后暴露出位线盖图案137和第一分隔件121的顶表面的一些部分。可以通过各向同性蚀刻工艺过蚀刻扩散阻挡图案111a，并且因此可以部分地暴露出着陆焊盘LP的底表面。
参照图1和图19，可以通过执行各向异性蚀刻工艺来去除位线盖图案137的被开口154暴露的一些部分和第一分隔件121的被开口154暴露的一些部分，从而暴露出牺牲分隔件123。在此情况下，可以在位线盖图案137的上部分中形成第二凹陷区域R2。
可以执行各向同性蚀刻工艺以去除牺牲分隔件123。可以通过去除牺牲分隔件123在第一分隔件121与第二分隔件125之间形成气隙AG。之后，可以去除第二掩模图案140。
参照图1和图20，焊盘分离层156可以被形成为填充开口154和第二凹陷区域R2。还可以在着陆焊盘LP上形成焊盘分离层156。焊盘分离层156可以将气隙AG的顶端闭合。
参照图1和图21，可以去除焊盘分离层156的上部分。在实施方式中，可以对焊盘分离层156执行各向异性蚀刻工艺或回蚀工艺。通过去除焊盘分离层156的上部分，可以暴露出着陆焊盘LP的顶表面和上侧壁，并且可以形成焊盘分离图案156a。可以在焊盘分离图案156a和着陆焊盘LP上共形地形成第一盖层158。
参照图1和图22，可以在第一盖层158上形成第二盖层160。第二盖层160可以由例如氮化硅层形成。第二盖层160可以填充焊盘分离图案156a上的被第一盖层158围绕的空间。
参照图1和图23，可以通过执行回蚀工艺或化学机械抛光(CMP)工艺将第一盖层158和第二盖层160平坦化。可以通过平坦化工艺形成局限在着陆焊盘LP之间的第一盖图案158a和第二盖图案160a。可以通过平坦化工艺去除着陆焊盘LP上的第一盖层158和第二盖层160，并且因此可以暴露出着陆焊盘LP。
再次参照图1和图2，可以在着陆焊盘LP上形成电容器CAP。在实施方式中，可以在着陆焊盘LP、第一盖图案158a和第二盖图案160a上形成蚀刻停止层170。
可以在蚀刻停止层170上形成第一模层、支撑层和第二模层。蚀刻停止层170和支撑层中的每一个可以由氮化硅层形成。第一模层和第二模层可以由相对于支撑层具有蚀刻选择性的材料形成。在实施方式中，第一模层和第二模层中的每一个可以由氧化硅层形成。可以分别将第二模层、支撑层、第一模层和蚀刻停止层170顺序地图案化以形成暴露出着陆焊盘LP的电极孔。导电层可以被形成为填充电极孔，并且可以通过回蚀工艺或化学机械抛光(CMP)工艺去除第二模层上的导电层，以分别在电极孔中形成下电极BE。
之后，可以去除第二模层和彼此相邻的下电极BE之间的支撑层的一些部分。因此，可以形成支撑图案174a，并且可以暴露出第一模层。随后，可以通过各向同性蚀刻工艺完全去除第一模层和第二模层以暴露出下电极BE、支撑图案174a和蚀刻停止层170的表面。
可以在下电极BE的暴露表面上形成界面层IFb。在此情况下，还可以在支撑图案174a和蚀刻停止层170的暴露表面上形成界面层IFb。可以通过蚀刻工艺去除界面层IFb的一部分。当界面层IFb具有半导体性能，相邻的下电极BE可以电彼此连接。因此，可以去除界面层IFb的形成在支撑图案174a和蚀刻停止层170上的部分。
可以在衬底101上形成电介质层DL。电介质层DL可以覆盖界面层IFb、支撑图案174a和蚀刻停止层170。在实施方式中，可以通过沉积例如氧化锆(ZrO)或氧化铪(HfO)来形成电介质层DL。
可以在电介质层DL上形成覆盖下电极BE的上电极TE。下电极BE、上电极TE、下电极BE与上电极TE之间的电介质层DL以及下电极BE与电介质层DL之间的界面层IFb可以构成电容器CAP。
可以如上所述地制造图1和图2的半导体存储器装置。
通过总结和回顾，实施例提供了一种具有改善的结构稳定性的半导体存储器装置和制造半导体存储器装置的方法。实施例还提供了一种能够减少或最小化缺陷的制造半导体存储器装置的方法。
即，根据实施例的在制造半导体存储器装置的方法中，可以仅对存储节点接触件的上部分(例如，而不是对整个存储节点接触件)执行热处理工艺，因此从存储节点接触件转移到位线接触件的热量的量可以减少或最小化(例如，由于经热处理的较小面积)。另外，存储节点接触件的下部分可以包括具有高热导率的单晶硅，因此可以通过存储节点接触件的下部分释放或消散从存储节点接触件的上部分生成的热量。结果，还可以减少从存储节点接触件转移到位线接触件的热量的量。换言之，能够防止位线接触件在存储节点接触件的上部分的热处理工艺中被损坏。
存储节点接触件的上部分与位线接触件水平地叠置的区域可以较小，或者可以不存在，因此，从存储节点接触件的上部分转移到位线接触件的热量的量可以较小。结果，位线接触件的热扩散的硅原子的量可以较少。因此，可以不在位线接触件中发生接缝或空隙。
本文中已经公开了示例实施例，并且尽管采用了特定术语，但是仅以一般性和描述性的含义而不是出于限制的目的来使用和解释它们。在一些情况下，如自提交本申请时起的本领域的普通技术人员将显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，包括：
衬底；
器件隔离图案，其位于所述衬底上，所述器件隔离图案限定所述衬底中的有源区域；
字线，其位于所述衬底中，所述字线与所述有源区域相交；
第一掺杂区域，其位于所述有源区域中，所述第一掺杂区域位于所述字线的第一侧；
第二掺杂区域，其位于所述有源区域中，所述第二掺杂区域位于所述字线的第二侧；
位线，其连接到所述第一掺杂区域，所述位线与所述字线相交；
位线接触件，其将所述位线连接到所述第一掺杂区域；
着陆焊盘，其位于所述第二掺杂区域上；以及
存储节点接触件，其将所述着陆焊盘连接到所述第二掺杂区域，所述存储节点接触件包括：
第一部分，其与所述第二掺杂区域接触，所述第一部分包括单晶硅，以及
第二部分，其位于所述第一部分上，所述第二部分包括多晶硅。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一部分与所述第二部分的界面位于比所述位线接触件的底表面更高的水平高度处，并且位于比所述位线接触件的顶表面更低的水平高度处。
3.根据权利要求1所述的半导体存储器装置，其中，所述第一部分与所述第二部分的界面与所述位线接触件的顶表面位于实质上同一水平高度处。
4.根据权利要求1所述的半导体存储器装置，其中，所述第二部分的顶表面位于比所述位线的顶表面更低的水平高度处。
5.根据权利要求1所述的半导体存储器装置，其中，所述第一部分的最大宽度等于或大于所述第二部分的最大宽度。
6.根据权利要求1所述的半导体存储器装置，其中：
所述第一部分位于所述第二部分的底部与所述第二掺杂区域之间，
所述第一部分的底部部分突出到所述第二掺杂区域中，所述第一部分的底部部分具有与所述位线接触件相对的第一侧壁，
所述第二部分具有与所述位线接触件相对的第二侧壁，并且
所述第一侧壁比所述第二侧壁相距所述位线接触件更远。
7.根据权利要求6所述的半导体存储器装置，还包括层间绝缘图案，其覆盖所述衬底的所述有源区域和所述器件隔离图案，
其中，所述位线接触件穿透所述层间绝缘图案以连接到所述第一掺杂区域，
其中，所述存储节点接触件穿透所述层间绝缘图案以连接到所述第二掺杂区域，并且
其中，所述第一部分的突出到所述第二掺杂区域中的所述底部部分在所述层间绝缘图案之下延伸。
8.根据权利要求1所述的半导体存储器装置，还包括第一结构与第二结构之间的分隔件，所述第一结构包括所述位线和所述位线接触件，所述第二结构包括所述着陆焊盘和所述存储节点接触件。
9.一种半导体存储器装置，包括：
衬底，其包括有源区域；
层间绝缘图案，其覆盖所述衬底；
位线，其在一个方向上与所述有源区域相交；
位线接触件，其穿透所述层间绝缘图案，所述位线接触件位于所述有源区域与所述位线之间；
着陆焊盘，其位于所述有源区域的端部部分中的每一个上；以及
存储节点接触件，其穿透所述层间绝缘图案，所述存储节点接触件位于所述着陆焊盘与所述有源区域的端部部分中的每一个之间，并且所述存储节点接触件包括：
第一存储节点接触件，其连接到所述有源区域的端部部分中的每一个，以及
第二存储节点接触件，其连接到所述着陆焊盘，所述第一存储节点接触件和所述第二存储节点接触件包括相同的材料，所述第一存储节点接触件的结晶度与所述第二存储节点接触件的结晶度不同，并且所述第一存储节点接触件与所述第二存储节点接触件的界面位于所述位线接触件的底表面与顶表面之间的水平高度处。
10.根据权利要求9所述的半导体存储器装置，其中，所述第一存储节点接触件的结晶度高于所述第二存储节点接触件的结晶度。
11.根据权利要求9所述的半导体存储器装置，其中，所述第一存储节点接触件包括单晶硅，并且所述第二存储节点接触件包括多晶硅或单晶硅。
12.根据权利要求9所述的半导体存储器装置，其中，所述第二存储节点接触件的顶表面位于比所述位线的顶表面更低的水平高度处。
13.根据权利要求9所述的半导体存储器装置，其中，所述第一存储节点接触件在远离所述位线接触件取向的方向上在所述层间绝缘图案之下延伸。
14.根据权利要求9所述的半导体存储器装置，其中，所述第一存储节点接触件的最大宽度等于或大于所述第二存储节点接触件的最大宽度。
15.根据权利要求9所述的半导体存储器装置，其中：
所述第一存储节点接触件具有与所述位线接触件相对的第一侧壁，并且
所述第二存储节点接触件具有与所述位线接触件相对的第二侧壁，所述第一侧壁比所述第二侧壁相距所述位线接触件更远。
16.一种制造半导体存储器装置的方法，所述方法包括：
制备衬底，使得有源区域通过器件隔离图案限定在所述衬底中，并且使得字线埋置在所述衬底中；
在所述衬底上形成位线结构，使得所述位线结构包括在一个方向上与所述有源区域相交的位线和连接到所述有源区域的位线接触件；
在所述位线结构的相对侧壁上形成分隔件；
通过使用所述分隔件作为掩模暴露出所述有源区域的顶表面的一部分；以及
形成与所述分隔件的侧壁接触的存储节点接触件，
其中，形成所述存储节点接触件包括：
通过选择性外延生长工艺从暴露出的有源区域形成单晶相的第一部分，
在所述第一部分上形成非晶相的第二部分，所述第二部分包括空隙，以及
对所述第二部分执行热处理工艺以去除所述第二部分的所述空隙，使得通过所述热处理工艺将所述第二部分的非晶相变为多晶相或所述单晶相。
17.根据权利要求16所述的方法，其中：
所述第一部分形成为单晶硅，并且
在执行所述热处理工艺之后，所述第二部分包括多晶硅或单晶硅。
18.根据权利要求16所述的方法，其中，暴露出所述有源区域的顶表面的所述部分包括去除所述有源区域的一部分，使得所述第一部分形成在去除了所述有源区域的所述部分的区域中。
19.根据权利要求16所述的方法，其中，所述第一部分与所述第二部分的界面形成在比所述位线接触件的底表面更高的水平高度处并且形成在比所述位线接触件的顶表面更低的水平高度处。
20.根据权利要求16所述的方法，还包括在形成所述位线结构之前，在所述衬底上形成层间绝缘图案，使得在暴露出所述有源区域的顶表面的所述部分期间去除所述层间绝缘图案的一部分，并且使得所述第一部分的底部部分形成在所述层间绝缘图案之下。
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