CN104823244A - 根据单元尺寸中预测的变化来适应存储器操作参数 - Google Patents

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Abstract

可以使用可配置的参数用于根据方案访问NAND闪速存储器，所述方案根据存储器单元的预测的特征最优化这样的参数，例如，作为某些存储器单元装置的几何结构的函数，其可以基于在存储器阵列中的特定装置的位置来预测。

Description

根据单元尺寸中预测的变化来适应存储器操作参数
技术领域
本申请涉及可重新编程的非易失性存储器系统、诸如使用贮存在存储器单元的电荷贮存元件中的电荷来记录数据的半导体闪速存储器的操作。
背景技术
能够非易失性贮存电荷的固态存储器、特别是以封装成小外形的卡的EEPROM和闪速EEPROM的形式近来在各种各样的移动和手持装置中(尤其是信息家电和消费电子产品)已经变为贮存的选择。不同于也是固态存储器的RAM(随机访问存储器)，闪速存储器是非易失性的，并且甚至在电源断开之后仍保持其贮存的数据。此外，不同于ROM(只读存储器)，闪速存储器类似于磁盘贮存装置是可重新写入的。尽管更高的成本，闪速存储器在大贮存应用中被越来越多地使用。
闪速EEPROM类似于EEPROM(电可擦除并且可编程只读存储器)在于它是可以被擦除的并且使得新的数据写入或“编程”进其存储器单元中的非易失性存储器。在场效应晶体管结构中，两者利用放置在半导体基底中的沟道区域之上、在源极和漏极区域之间的浮置(未连接的)导电的栅极。控制栅极然后被提供在浮置栅之上。晶体管的阈值电压特征由在浮置栅极上保留的电荷的量控制。就是说，对于浮置栅极上的给定水平的电荷，具有必须在晶体管被“导通”以允许其源极和漏极区域之间导电之前施加到控制栅极的相应的电压(阈值)。诸如闪速EEPROM的闪速存储器允许存储器单元的整个块同时被擦除。
浮置栅极可以保持一定范围的电荷并且从而可以被编程到阈值电压窗口中的任何阈值电压水平。阈值电压窗口的大小由装置的最小和最大阈值水平限定，所述最小和最大阈值水平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗口通常取决于存储器装置的特征、操作条件和历史。在窗口中的每个不同的、可辨析的阈值电压水平范围原则上可以被用于指定单元的明确的存储器状态。
为了提高读取和编程性能，在阵列中的多个电荷贮存元件或存储器晶体管被并行读取或编程。因此，存储器元件的一“页”被一起读取或编程。在现有的存储器架构中，一行通常包含若干交错的页，或者一行可以由一页构成。一页的所有存储器元件被一起读取或编程。
也从具有用于存储电荷的介电层的存储器单元中制造非易失性存储器装置。使用介电层替代之前所述的导电的浮置栅极元件。使用介电贮存元件的这样的存储器装置已经由Eitan等人在IEEE电子装置报，第21卷、11号、2000年11月、pp.543-545的“NROM：A Novel Localized俘获,2位Nonvolatile Momery Cell,”中描述。ONO介电层延伸穿过源极和漏极扩散区(diffusion)之间的沟道。用于一数据位的电荷停留在靠近漏极的介电层中，并且用于其它数据位的电荷停留在靠近源极的介电层中。例如，美国专利号5,768,192和6,011,725公开了具有夹在两个二氧化硅层之间的捕获电介质的非易失性存储器单元。多状态数据贮存通过单独读取在电介质中空间上分隔的电荷贮存区域的二进制状态而实现。
发明内容
本发明的示例涉及用于访问存储器阵列的可配置的参数、以及如下方案：其用于根据存储器单元的预测的特征，例如，作为某种存储器单元装置几何结构的函数，来最优化这样的参数，其中，可以基于在存储器阵列中的具体装置的位置来预测存储器单元的预测的特征。在三维存储器阵列中，诸如3-D NAND，单元的几何结构可以根据离基底的距离以可预测的方式变化。参数可以被配置为补偿这样的变化。
一种操作电荷-贮存存储器单元阵列的方法的示例包括：识别在所述电荷-贮存存储器单元阵列中的至少一个存储器单元尺寸的变化的模式；基于所述第一多个存储器单元的至少一个存储器单元尺寸确定用来访问第一多个存储器单元的第一组参数；基于所述第二多个存储器单元的至少一个存储器单元尺寸确定用来访问第二多个存储器单元的第二组参数，所述第二组参数包括不同于所述第一组参数的至少一个参数；随后使用所述第一组参数访问所述第一多个存储器单元；以及使用所述第二组参数访问所述第二多个存储器单元。
所述至少一个存储器单元尺寸可以是圆柱形存储器孔洞的直径。所述电荷-贮存存储器单元阵列可以是三维存储器阵列，所述第一多个存储器单元可以位于所述三维存储器阵列的下部，所述第二多个存储器单元可以位于所述三维存储器阵列的上部，并且所述识别的变化的模式可以表示所述圆柱形存储器孔洞的直径在所述第二多个存储器单元中比在所述第一多个存储器单元中大。不同的所述至少一个参数可以是被施加以编程存储器单元的电压。不同的所述至少一个参数可以是用于编程存储器单元的电压脉冲的数量。不同的所述至少一个参数可以是用于读取存储器单元的读取电压。所述至少一个参数可以是用于擦除存储器单元的擦除电压。可以保持对所述电荷-贮存存储器阵列的块的写入-擦除循环计数，并且可以根据所述写入-擦除循环计数更新所述第一和第二组参数。可以根据第一更新方案更新所述第一组参数并且可以根据不同于所述第一更新方案的第二更新方案更新所述第二组参数。
电荷-贮存存储器单元阵列的一个示例包括：存储器单元的阵列，每个存储器单元具有存储器单元尺寸，所述存储器单元尺寸在所述存储器单元的阵列上具有变化的模式；以及存储器访问电路，其根据访问参数访问所述存储器单元的阵列的存储器单元，所述存储器访问电路具有访问第一多个存储器单元的第一组参数以及访问第二多个存储器单元的第二组参数，所述第二组参数包括不同于所述第一组参数的至少一个参数，所述第一多个存储器单元和所述第二多个存储器单元根据变化的模式而定义。
所述电荷-贮存存储器单元阵列可以是三维存储器阵列。所述电荷-贮存存储器单元阵列可以是三维NAND存储器阵列，所述三维NAND存储器阵列包括在垂直于基底表面的方向中垂直地延伸的多个NAND串。在所述存储器单元的阵列上的变化的模式可以是所述存储器单元尺寸根据离所述基底表面的垂直距离的变化的模式。所述存储器单元尺寸可以是垂直地延伸通过字线的开口的直径，其中沟道垂直地延伸通过所述开口。写入-擦除循环计数电路可以保持对所述电荷-贮存存储器单元阵列中的块的写入-擦除循环计数、并且根据写入-擦除循环计数来更新访问参数。所述写入-擦除循环计数电路可以具有用于更新所述第一组参数的第一更新方案以及用于更新所述第二组参数的第二更新方案。
本发明的各个方面、优点、特征和实施例被包括在其示例性示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文章、其它公开物、文件和事物用于所有的目的将其整体通过引用结合于此。在任何所结合的公开物、文件和事物之间的定义或所使用的术语中的任何不一致和矛盾中，本申请的那些应占优势。
附图说明
图1示意性地示出了存储器系统的主要硬件组件适用于实现本发明的存储器系统的主要硬件组件。
图2示意性地示出了非易失性存储器单元。
图3示出了对于浮置栅极在任何一个时间处可能选择性地贮存的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
图4A示意性地示出了组织为NAND串的存储器单元串。
图4B示出了存储器单元的NAND阵列210的示例，由诸如图4A所示的NAND串50构成。
图5示出了被组织为NAND配置的存储器单元的页被并行检测或编程。
图6A-6C示出了编程总体4-状态存储器单元的示例。
图7示出了在SLC存储器中过度编程的示例。
图8示出了在MLC存储器中过度编程的示例。
图9A-9B示出了3-D NAND存储器阵列的示例。
图10示出了在制造的中间阶段的3-D NAND存储器的示例。
图11示出了在制造的后部阶段的图10的结构。
图12示出了在存储器孔洞形成之后的图11的结构。
图13示出了3-D NAND存储器的存储器孔洞中的存储器元件的详细的视图。
图14示出了非均匀的存储器孔洞的示例。
图15示出了基于位置的参数选择的示例。
图16示出了用于不同的区(zone)的偏移量的更新。
图17示出了在3-D NAND存储器阵列中的区的示例。
具体实施方式
存储器系统
图1示意性地示出了适用于实现本发明的存储器系统的主要硬件组件。存储器系统90通常用主机80通过主机接口操作。存储器系统通常以存储器卡或者嵌入的存储器系统的形式。存储器系统90包括由控制器100控制其操作的存储器102。存储器102包括分布在一个或多个集成电路芯片之上的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、ROM(只读-存储器)122、RAM(随机访问存储器)130、可编程非易失性存储器124和额外的组件。控制器通常形成为ASIC(专用集成电路)，并且包括在这样的ASIC中的组件通常取决于具体应用。
物理的存储器结构
图2示意性地示出了非易失性存储器单元(cell)。存储器单元10可以由具有电荷贮存单位(unit)20的场效应晶体管实现，其中所述电荷贮存单位20、诸如浮置栅极或者介电层。存储器单元10还包括源极14、漏极16和控制栅极30。
现今有许多商业上成功的非易失性固态存储器装置正被使用。这些存储器装置可以采用不同类型的存储器单元，每个类型具有一个或多个电荷贮存元件。
传统非易失性存储器单元包括EEPROM和闪速EEPROM。EEPROM单元的示例以及制造它们的方法在美国专利号5,595,924中给出。闪速EEPROM单元的示例，它们在存储器系统中的使用以及它们的制造方法在美国专利号5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421和6,222,762中给出。特别地，具有NAND单元结构的存储器装置的示例在美国专利号5,570,315、5,903,495、6,046,935中描述。此外，使用介电贮存元件的存储器装置的示例已经由Eitan等人在IEEE电子装置报，第21卷、11号、2000年11月、pp.543-545的“NROM：A Novel Localized Trapping,2-BitNonvolatile Memory Cell,”中描述。
实践中，单元的存储器状态通常通过检测当参考电压被施加到控制栅极时穿过单元的源极和漏极电极的导电电流来读取。因此，对于在单元的浮置栅极上的每个给定的电荷，可以检测关于固定的参考控制栅极电压的相应的导电电流。类似地，可编程到浮置栅极上的电荷的范围定义了相应的阈值电压窗口或者相应的导电电流窗口。
可替换地，取代检测在分段的电流窗口之中的导电电流，可以为在控制栅极处的测试之下的给定的存储器状态设置阈值电压并且检测导电电流是否低于或高于阈值电流(单元-读取参考电流)。在一个实现方式中，导电电流相对于阈值电流的的检测由检验导电电流通过位线的电容放电的速率而完成。
图3示出了对于浮置栅极在任何一个时间处可能选择性地贮存的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。通过固定的漏极电压偏置，四条实线ID相对于VCG的曲线表示可以编程到存储器单元的浮置栅极上的四个电荷水平，分别对应于八个可能的存储器状态中的四个。作为一示例，总体单元的阈值电压窗口的范围可以从0.5V到3.5V。七个编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”，以及一个擦除的状态(未示出)，分别可以由将阈值窗口分区为每个间隔为0.5V的区域划分。例如，如果参考电流，如所示使用了2μΑ的IREF，则用Q1所编程的单元可以被认为在存储器状态"1"中，因为它的曲线在由VCG＝0.5V和1.0V划分的阈值窗口的区域中与IREF相交。类似地，Q4在存储器状态"5"中。
如可以从上述说明中看到，越使存储器单元贮存更多的状态，其阈值窗口被分割地越精细。例如，存储器装置可以具有存储器单元，所述存储器单元具有范围从-1.5V到5V的阈值窗口。这提供6.5V的最大宽度。如果存储器单元将贮存16个状态，每个状态可以占据阈值窗口中的从200mV到300mV。这将需要编程和读取操作中的更高的精度以便能够实现所需要的分辨率。
NAND结构
图4A示意性地示出了组织为NAND串的存储器单元串。NAND串50包括由它们的源极和漏极菊花链接的一系列存储器晶体管Ml、M2、...Mn(例如，n＝4、8、16或更高)。一对选择晶体管SI、S2控制存储器晶体管链分别通过NAND串的源极端子54和漏极端子56到外部世界的连接。在存储器阵列中，当源极选择晶体管SI被导通时，源极端子耦接到源极线(见图4B)。类似地，当漏极选择晶体管S2被导通时，NAND串的漏极端子耦接到存储器阵列的位线。在链中的每个存储器晶体管10用作存储器单元。它具有贮存给定的电荷量的电荷贮存元件20以表示预期的存储器状态。每个存储器晶体管的控制栅极30允许控制读取和写入操作。如将在图4B中所看到的，NAND串的一行的相应的存储器晶体管的控制栅极30都连接到相同的字线。类似地，选择晶体管SI、S2的每一个的控制栅极32分别通过其源极端子54和漏极端子56提供对NAND串访问的控制。同样地，NAND串的一行的相应的选择晶体管的控制栅极32都连接到相同的选择线。
当在NAND串中寻址的存储器晶体管10在编程期间被读取或验证时，它的控制栅极30被提供了适当的电压。与此同时，在NAND串50中剩余的未寻址的存储器晶体管通过在它们的控制栅极上施加足够的电压而被完全导通。以此方式，有效地创建从单独的存储器晶体管的源极到NAND串的源极端子54的导电路径，并且同样地对于单独的存储器晶体管的漏极到单元的漏极端子56有效地创建导电路径。具有这样的NAND串结构的存储器装置在美国专利号5,570,315、5,903,495、6,046,935中被描述。
图4B示出了存储器单元的NAND阵列210的示例，所述存储器单元由诸如图4A中所示的NAND串50构成。沿着NAND串的每一列，诸如位线36的位线耦接到每个NAND串的漏极端子56。沿着每一堆(bank)NAND串，诸如源极线34的源极线耦接到每个NAND串的源极端子54。沿着一堆NAND串中的一行存储器单元的控制栅极也连接到诸如字线42的字线。沿着一堆NAND串中的一行选择晶体管的控制栅极连接到诸如选择线44的选择线。一堆NAND串中的整行存储器单元可以通过所述堆的NAND串的字线和选择线上的适当的电压被寻址。
图5示出了组织为NAND配置的存储器单元的一页被并行检测或编程。图5基本上示出了图4B的存储器阵列210中的一堆NAND串50，其中每个NAND串的细节在图4A中明确地示出。一个物理页、诸如页60是能够被并行检测或编程的一组存储器单元。这由检测放大器212的相应的页完成。检测的结果被锁存在相应的锁存器214集合中。每个检测放大器可以通过位线被耦接到NAND串。页由共同连接到字线42的页的单元的控制栅极来使能，并且可由检测放大器访问的每个单元可通过位线36访问。作为一个示例，当分别检测或者编程单元60的页时，检测电压或者编程电压通过位线上的适当的电压被一起分别施加到公共字线WL3。
存储器的物理组织
闪速存储器和其它类型的存储器之间的一个重要不同是单元必须从擦除的状态编程。就是说浮置栅极必须首先清空电荷。编程然后将期望的量的电荷增加回浮置栅极。它不支持将一部分的电荷从浮置栅极移除以从较多编程的状态变到较少编程的状态。这意味着更新的数据不能覆盖现有的数据并且必须写入到之前未写入的位置。
此外，擦除是要从浮置栅极清空所有的电荷，并且一般需要相当可观的时间。因为该原因，逐个单元甚至逐个页地擦除单元将是累赘的。实践中，存储器单元的阵列被分割为存储器单元的大量的块。如对于闪速EEPROM系统来说是普通的，所述块是擦除的单元。就是说，每个块包含被一起擦除的最小数量的存储器单元。而聚集块中被并行擦除的大量的单元将改善擦除性能，大尺寸的块也承担处理更大数量更新的和废弃的数据。
每个块通常被分割为多个物理页。逻辑页是包含数量等于物理页中的单元的数量的位的、编程或读取的单位。在每单元贮存一位(bit)的存储器中，一物理页贮存一逻辑页的数据。在每单元贮存两位的存储器中，一物理页贮存两逻辑页。在物理页中贮存的逻辑页的数量从而反映每单元贮存的位的数量。在一实施例中，单独的页可以被分割为分段(segment)并且分段可以包含一次写入的作为基本编程操作的最少数量的单元。数据的一个或多个逻辑页通常贮存在存储器单元的一行中。一页可以贮存一个或多个分区(sector)。分区包括用户数据和费用数据。
所有位、全序列的(All-bit,Full-Sequence)MLC编程
图6A-6C示出了编程总体4-状态存储器单元的示例。图6A示出了可编程为分别表示存储器状态“0”、“1”、“2”和“3”的阈值电压的四个明确的分布的总体存储器单元。图6B示出了用于擦除的存储器的“擦除的”阈值电压的初始分布。图6C示出了在多个存储器单元已经被编程之后的存储器的示例。本质上，单元初始地具有“擦除的”阈值电压并且编程将使其移动到由验证水平vV1、vV2和vV3划分的三个区之一的更高的值。以此方式，每个存储器单元可以被编程到三个编程的状态“1”、“2”和“3”之一、或者在“擦除的”状态中保持未编程的。由于存储器被更多的编程，如图6B所示的“擦除的”状态的初始分布将变得更窄，并且擦除的状态由“0”状态表示。
2位编码具有可以被用于表示四个存储器状态的每一个的较低位和较高位。例如，“0”、“1”、“2”和“3”状态分别由“11”、“01”、“00”和“10”表示。2位数据可以通过在“全序列”方式中检测而从存储器中被读取，在所述“全序列”方式中，通过相对于分别在三个子通行(sub-pass)中的读取划分阈值检测而一起检测这2位。
过度编程
在SLC或者MLC存储器中可能产生的一个问题是对单元过度编程的问题。当单元被过度编程时，太多的电荷被增加到其电荷贮存元件(例如浮置栅极)，使得单元不在其被编程到的存储器状态的期望的分布中。
图7示出了过度编程的第一示例。该示例示出了SLC存储器，尽管在MLC存储器单元中可能出现相同的现象。编程的(“0”)状态示出了延伸超过理想的分布(由实线示出)的分布(虚线)。因此，有具有比分配到0状态的阈值电压范围更高的阈值电压的许多单元。这样的单元具有的一个问题是它们的高阈值电压意味着只有施加更高的控制栅极电压才能被导通(使沟道导电)。在分配的阈值电压范围中的足以导通单元的电压可能不足以导通如所示的过度编程的单元。通常，当读取或编程选择的单元时用于导通在NAND串中的未选择的单元的通行电压(Vpass)足以导通在分配的阈值电压范围中所有单元。但是，Vpass可能不足以导通过度编程的单元。因此，在NAND串中的过度编程的单元在当施加Vpass时可以保持非导电的，导致串中的其他单元被读取为在编程的“0”状态中，即使它们在“1”状态中。显著数量的过度编程的单元可能使阵列或者阵列的一部分不可用。编程到最高的阈值电压范围的被过度编程的MLC单元也可以具有增加的阈值电压使得Vpass不足以将它们导通。
图8示出了过度编程的另一示例。该示例示出了MLC存储器。存储器状态被标记为擦除的“Er”、“A”、“B”、和“C”。可以看到的是，由虚线示出的用于状态A的单元的分布与由实线示出的理想分布不同。因此，有许多被过度编程、使得它们具有比分配到状态A的阈值电压范围更高的阈值电压的单元。这些单元的一些被足够地过度编程使得它们的阈值电压在分配到状态B的阈值电压范围中。这样的单元将被读取为在状态B中并且从而将提供不正确的数据。在被分配到A和B的范围之间的该分布的单元的一些将被读取为在状态B中。这样的单元的数量取决于所使用的特定区别电压。尽管在图8中未示出，类似的过度编程也可以出现在状态B和状态C之间。其中使用多于四个存储器状态，这样的过度编程可以出现在任何两个编程的(非擦除的)状态之间。
在许多存储器中，随着存储器阵列变得损耗(即随着写入-擦除循环的数量增加)，过度编程变得更加糟糕。重复的写入和擦除可能产生在存储器单元中的物理的改变，所述改变使得对于给定的单元越来越可能过度编程。
过度编程可以与特定存储器装置的几何结构相关。尽管存储器单元可以都具有相同的标称尺寸，但实际的存储器单元具有尺寸的某种分布。具有与标称尺寸偏离的尺寸的单元可以具有偏离标称装置特征的装置特征(例如具有显著地更快的编程时间使得它们变为过度编程的)。具体地，某些3-D存储器阵列被发现具有由特定尺寸导致的高编程速度(并导致过度编程)。
3-D NAND结构
传统二维(2-D)NAND阵列的替换的布置是三维(3-D)阵列。与沿着半导体晶片的平面表面形成的2-D NAND阵列相比，3-D阵列从晶片表面向上延伸，并且通常包括从晶片表面向上延伸的存储器单元的堆叠或者列。各种3-D布置是可能的。在一个布置中，NAND串垂直地形成，其中一端(例如源极)在晶片表面处并且另一端(例如漏极)在顶部上。在另一布置中，NAND串以U-形状形成，使得NAND串的两端在顶部是可触及的，从而促进这样的串之间的连接。这样的NAND串以及其形成的示例在美国专利公开号2012/0220088中描述。
图9A示出了3-D NAND阵列的物理的实现方式。位线91在y-方向延伸为连续的导体(例如金属线)，其中垂直的连接被形成在串的位线和漏极之间(仅串0-2和13-15被示出——应理解的是，也存在串3-12)。在位线之下，公共源极线垂直于所示出的截面(即在x-方向延伸)延伸，并连接相邻的串的源极。源极选择线在x-方向延伸并且在它们与垂直列相交处形成源极选择栅极(SGS)。漏极选择线在x-方向延伸并且在它们与垂直列相交处形成漏极选择栅极(SGD)。字线WL0-WL63在x-方向延伸并且在它们与垂直列相交处形成存储器单元的控制栅极。在一个示例中，从被介电层分开的导电层形成字线，其中存储器单元的沟道被形成在垂直孔洞(“存储器孔洞”)中，所述垂直孔洞延伸通过导电层和介电层。
图9A的3-D存储器阵列的结构包括多个层，其中每个层具有相同的重复的模式(例如，包含WL34和WL29的虚线中的层在每个层次处被重复)。拿字线34作为典型的字线，可以看到的是，字线34与字线29沿着y-方向交替。尽管在一些存储器系统中可以分开控制每个串的字线，但将字线组合为驱动电路节省空间。在本示例中，从导电的材料的单个部分形成在块中的相同号码的所有的字线，并且将其保持为电气连续的单位。例如，被标记为WL34的所有的字线由单个材料的电气-导电的部分形成，并且被标记为WL29的所有的字线由另一材料的电气-导电的部分(其可以从相同的层形成)形成。
图9B示出了字线34和29的结构的俯视图，其中水平的虚线示出了图9A的截面的位置。可以看到的是，一部分导电的材料95a沿着该视图中的顶部延伸，其中延伸部分向下(负y-方向)延伸。这些延伸部分形成图9A中所示的多对字线(WL34)，其中存储器单元形成在包含穿过字线的沟道的存储器孔洞处。驱动电路"WL34DRVR"连接到导电的材料95a的一部分，使得可控制的电压可以施加到所述驱动电路并且从而施加到连接到该块中的任何WL34的所有存储器单元的控制栅极。导电的材料95b的类似的部分沿着该视图中的底部延伸，其中延伸部分向上(正y-方向)延伸。这些延伸部分形成图9A中所示的多对字线(WL29)，其中存储器单元被形成在穿过字线的存储器孔洞处。驱动电路“WL29DRVR”连接到材料95b的一部分，使得可控制的电压可以施加到所述驱动电路并且从而施加到连接到该块中的任何字线29的所有存储器单元的控制栅极。材料95a、95b的两个部分，可以通过沉积导电的材料的单个层而形成并且将其图案化到所示的部分中(以及用于其它块的类似的部分)。介电材料可以被用于填充部分之间的空隙。例如，浅沟槽隔离(STI)工艺可以被用于物理地分开并电气隔离所述两个部分。在这些部分(在z-方向中)之上和之下的介电层将这些层从其它类似的层中隔离。该图案可以被复制以用于所述块中的每对字线，使得对于64个字线，有类似于图9B所示的在其中具有介电层的32层。
装置特征和位置
图10-13示出了之前所示的类型的3-D存储器阵列的形成。图10示出了在上表面上具有层的堆叠的基底。基底包含背栅极结构，所述背栅极结构当在之后形成背栅极时被移除。层的堆叠包括掺硼的(电气导电的)多晶硅(“poly”)以及绝缘电介质(例如SiO2)的交替层。
图11示出了具有电介质填充以提供串的两侧之间的隔离的浅沟槽隔离(STI)沟槽的形成。该电介质将构成给定的层的字线的部分导电材料分开(例如分开上述WL34和WL29)。
图12示出了额外的层，所述额外的层包括具有被用于蚀刻所示的圆柱形存储器孔洞的开口的蚀刻掩模层。除了蚀刻存储器孔洞以外，选择性蚀刻被用于移除绝缘电介质而遍及所述堆叠留下掺杂的多晶硅。背栅极结构也通过选择性蚀刻被移除。剩余的掺杂的多晶硅部分变为字线。
图13示出了在沉积在存储器孔洞中的层的堆叠以形成存储器单元之后的结构。可以看到的是，阻挡电介质"块"沉积在掺杂的多晶硅上以提供电气绝缘。电荷俘获层(CTL)沉积在所述阻挡电介质上。CTL在CTL非常靠近多晶硅字线处形成电荷贮存元件。沉积隧道(tunnel)电介质以提供电气隔离并且允许电荷在某些条件下隧道进入(tunnel into)CTL。沉积沟道材料以沿着所述串形成存储器单元的沟道。沉积形成所述列的核心的核心材料，所述列位于存储器孔洞中。
尽管图10-13示出了用于存储器孔洞的形成以及后续存储器单元的形成的理想化的轮廓，实际轮廓可能偏离该轮廓，并且存储器孔洞可能不具有完美的圆柱形形状。存储器孔洞在一些位置处可以相比导致存储器单元的具有不同的装置特征的其它位置具有更大的直径。一些不同可能在一些程度上是可以预测的使得存储器操作可以相应地补偿。
图14示出了由蚀刻工艺形成的存储器孔洞的截面，所述蚀刻工艺在底部(直径＝dl)处相比在顶部(直径＝d2)处提供更窄的存储器孔洞，其中最宽的存储器孔洞靠近堆叠的中部(直径＝d3)。通常，这样的轮廓是所使用的工艺的特征(即所蚀刻的材料、蚀刻化学物、温度、压力、时间等)。因此，存储器孔洞的轮廓通常是以可预测的方式非均匀的(尽管不一定以图14所示出的特定方式)。
在圆柱形存储器单元中，存储器孔洞的圆柱体越小，控制栅极(字线)和CTL之间的耦接越强。随着存储器孔洞的直径变得越小，控制栅极和沟道之间的电场强度对于给定的电压差变得越大，使得给定的控制栅极电压具有更多的效应。这意味着对于具有更小的存储器孔洞的存储器单元，编程速度通常更高。
存储器孔洞大小在层的堆叠中是可预测作为位置的函数的。例如，在堆叠中最低的存储器单元——最靠近背栅极——在上述示例中具有最小的存储器孔洞并且具有过度编程的最大的风险。在顶部处或者在一些中间点处的存储器单元可能最不具有过度编程的风险。因此，存储器单元对过度编程的敏感性可以基于位置(例如通过字线)来预测，并且可以采取适当的手段使得较少发生这样的单元的过度编程。
补偿装置尺寸的变化的适当的手段可以包括修改某些操作参数。以此方式，从位置到位置的存储器单元的物理几何结构的变化可能通过对用于访问不同的存储器单元的参数进行适当的修改而偏移。例如，不同的编程参数可以被用于编程不同的字线以便避免沿着特定字线的过度编程或者克服其它取决于位置的问题。为某些字线可以修改编程电压、和/或可以修改编程时间、和/或所用编程脉冲的数量、或者可以修改其它参数。
也可以根据位置修改读取参数以补偿物理装置的变化。例如，较低的读取电压(Vread)可以被用于具有较小的存储器孔洞的存储器单元。也可以修改其它读取参数。
也可以根据位置修改擦除参数以补偿物理装置的变化。在一些情况中，子块擦除方案可以使用用于靠近3-D存储器阵列的底部的子块的第一组擦除参数，以及用于靠近3-D存储器阵列的中部或顶部的子块的不同组的擦除参数。可以被修改的特定参数包括擦除电压和擦除验证条件。
尽管上述示例引用存储器孔洞大小作为装置尺寸的一示例，所述装置尺寸以可预测的方式随位置变化，以可预测的方式变化的任何尺寸也可能导致装置特征以可预测的模式变化，并且可以基于位置修改操作参数以补偿这样的变化。这样的装置尺寸的变化不限于不同层次(沿z轴)之间的变化，而是也可能在一个层次中在位置到位置之间出现，并且从而可能出现在诸如平面NAND的平面结构中。
如上所述地基于位置修改操作参数可以结合操作参数的其它修改。例如，在一个晶片中的不同芯片之间、或者在一个裸芯中的不同块之间的装置特征可能有变化，并且一些方案可以通过修改某些操作参数而补偿这样的变化。在一些情况中，工厂测试在参数修正过程中测量一些变化并且相应地设置某些操作参数。在一些情况中，操作参数随着存储器阵列或者部分存储器阵列变得损耗而修改。例如，可以保持用于存储器阵列的块的写入-擦除循环(“热计数”)的数量的计数，其中操作参数被修改以补偿存储器单元变得损耗的变化。本方案可以结合任何这样的方案或多个方案。例如，基于位置的方案对在基线区中使用的参数可以提供一个或多个偏移量或者差值(delta)。在基线区中使用的参数可以基于工厂测试，并且可以根据写入-擦除循环计数或者其它更新机制被更新。
图15是示出用于基于位置的参数选择51的方案的流程图。开始时，根据物理特征识别区(zone)53。例如，在3-D存储器阵列中，区可以反映在基底之上的不同的层次处的存储器孔洞的直径。区可以只包括单个层(两个字线)或者可以包括共享类似的物理特征(例如大致相同的存储器孔洞直径)的多个层。对于每个区确定一组参数偏移量55。在一示例中，基线区(baselinezone)的一组参数可以提供用于任何方案的起始点，其中用于给定的区的一组参数由来自基线区的参数的一组偏移量定义。然后使用对默认参数的相应的偏移量进行对每个区的访问57。
在一些方案中，用于特定区的一组偏移量是在贯穿装置的生命周期中保持恒定。基线区的参数可以被更新以对损耗负责，并且因为所述参数通过来自基线参数的偏移量而设置，用于所有区的参数从而被更新。但是，在一些情况中，所期望的是除了(或替代)更新基线参数以外，更新偏移量自身。例如，具有较小的存储器孔洞的存储器单元可能损耗地更快，由于在它们的控制栅极和沟道之间产生的更高的场强度。逐块更新操作参数不考虑块(例如，朝向底部的字线)的某些部分的如此快的损耗。有时使用动态偏移量替代静态偏移量是有益的，以便在装置的生命周期上、在所有的区中保持操作参数是最优化的。
图16是示出用于更新偏移量61的方案的流程图。识别用于单独的区的装置特征的改变速率63。例如，基线区可以具有编程速度、或擦除速度或其它特征的特定的改变速率，所述编程速度、或擦除速度或其它特征可以被用于确定基线参数如何作为写入-擦除循环计数的函数被更新。另一区可以具有不同的特征的改变速率，使得对基线参数的更新不足以导致其它区中的改变。相应地，(当增加基线参数时，或者分开地)增加用于所述区的该参数的偏移量65以补偿不同的改变速率。
存储器阵列可以以任何合适的方式被分割为多个区以为在不同位置中的存储器单元的不同的物理特征负责。通常，所期望的是保持区的数量较小以便保持系统简单，并减少费用。图17示出了用在64单元/串3-D NAND阵列中的分区方案的示例(尽管只示出了一个NAND串，应理解的是，分区可以类似地应用到块中的所有串、或者在存储器阵列中的所有串、或者存储器阵列的一些部分)。在该示例中使用了三个区。最大的区是基线区，区1，其包括具有沿WL8-WL23和WL40-WL55基本上均匀的存储器孔洞的存储器单元。区1具有存储器单元，所述存储器单元具有相对较大的存储器孔洞。区2包括在区1之上(沿着WL0-WL7、WL56-WL63)和之下(沿着WL24-WL28、WL35-WL39)的存储器单元。因此，区2在该示例中不是连续的。区2包括存储器单元，所述存储器单元具有比区1略小的存储器孔洞。区3包括靠近堆叠的底部(WL29-34)的存储器单元，其具有最小的存储器孔洞。区1的参数可以是基线参数。这些可以是出厂设置，并且可以基于写入-擦除循环计数被更新。区2的参数可以根据第一组偏移量而偏移。区3的参数可以根据第二、不同组的偏移量而偏移。区3的偏移量可以大于区2的。
应理解的是，可以使用任何合适的分区方案，包括对每个层次提供不同的区。还应理解的是，上述示例的方面可以被分开使用(例如分区不需要更新的偏移量，或者使用特定基线区)。用于参数修改的区对所有的参数(读取、写入和擦除)可以是相同的，或者对于不同的操作可以是不同的(例如，用于读取参数一个分区方案、用于写入参数不同的分区方案、以及用于擦除参数的另一分区方案)。
结论
本发明的前述详细的描述已为了说明和描述的目的而被呈现。其并非意欲是穷举性的或者将本发明限制到所公开的精确形式。鉴于上述教导，许多修改和变化时可能的。所述的实施例被选中以便于最好地阐释本发明的原理及其实际应用，从而使其它本领域技术人员能够在各种实施例中并且具有合适于所计划的特定使用的各种修改地最好地使用本发明。所意欲的是本发明的范围由所附权利要求定义。

Claims (16)

1.一种操作电荷-贮存存储器单元阵列的方法，包括：
识别在所述电荷-贮存存储器单元阵列中的至少一个存储器单元尺寸的变化的模式；
基于所述第一多个存储器单元的至少一个存储器单元尺寸确定用来访问第一多个存储器单元的第一组参数；
基于第二多个存储器单元的至少一个存储器单元尺寸确定用来访问所述第二多个存储器单元的第二组参数，所述第二组参数包括不同于所述第一组参数的至少一个参数；
随后使用所述第一组参数访问所述第一多个存储器单元；以及
使用所述第二组参数访问所述第二多个存储器单元。
2.如权利要求1所述的方法，其中，所述至少一个存储器单元尺寸是圆柱形存储器孔洞的直径。
3.如权利要求2所述的方法，其中，所述电荷-贮存存储器单元阵列是三维存储器阵列，所述第一多个存储器单元位于所述三维存储器阵列的下部，所述第二多个存储器单元位于所述三维存储器阵列的上部，并且所述识别的变化的模式表示所述圆柱形存储器孔洞的直径在所述第二多个存储器单元中比在所述第一多个存储器单元中大。
4.如权利要求1所述的方法，其中，不同的所述至少一个参数是被施加以编程存储器单元的电压。
5.如权利要求1所述的方法，其中，不同的所述至少一个参数是用于编程存储器单元的电压脉冲的数量。
6.如权利要求1所述的方法，其中，不同的所述至少一个参数是用于读取存储器单元的读取电压。
7.如权利要求1所述的方法，其中，所述至少一个参数是用于擦除存储器单元的擦除电压。
8.如权利要求1所述的方法，还包括为所述电荷-贮存存储器阵列的块保持写入-擦除循环计数、并且根据所述写入-擦除循环计数更新所述第一和第二组参数。
9.如权利要求8所述的方法，还包括根据第一更新方案更新所述第一组参数并且根据不同于所述第一更新方案的第二更新方案更新所述第二组参数。
10.一种电荷-贮存存储器单元阵列，包括：
存储器单元的阵列，每个存储器单元具有存储器单元尺寸，所述存储器单元尺寸在所述存储器单元的阵列上具有变化的模式；以及
存储器访问电路，其根据访问参数访问所述存储器单元的阵列的所述存储器单元，所述存储器访问电路具有访问第一多个存储器单元的第一组参数以及访问第二多个存储器单元的第二组参数，所述第二组参数包括不同于所述第一组参数的至少一个参数，所述第一多个存储器单元和所述第二多个存储器单元根据变化的模式而定义。
11.如权利要求10所述的电荷-贮存存储器单元阵列，其中，所述电荷-贮存存储器单元阵列是三维存储器阵列。
12.如权利要求11所述的电荷-贮存存储器单元阵列，其中，所述电荷-贮存存储器单元阵列是三维NAND存储器阵列，所述三维NAND存储器阵列包括在垂直于基底表面的方向中垂直地延伸的多个NAND串。
13.如权利要求12所述的电荷-贮存存储器单元阵列，其中，在所述存储器单元的阵列上的变化的模式是所述存储器单元尺寸根据离所述基底表面的垂直距离的变化的模式。
14.如权利要求13所述的电荷-贮存存储器单元阵列，其中，所述存储器单元尺寸是垂直地延伸通过字线的开口的直径，其中沟道垂直地延伸通过所述开口。
15.如权利要求10所述的电荷-贮存存储器单元阵列，还包括写入-擦除循环计数电路，其保持对所述电荷-贮存存储器单元阵列中的块的写入-擦除循环计数、并且根据写入-擦除循环计数来更新访问参数。
16.如权利要求15所述的电荷-贮存存储器单元阵列，其中，所述写入-擦除循环计数电路具有用于更新所述第一组参数的第一更新方案以及用于更新所述第二组参数的第二更新方案。
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