KR101948380B1 - 셀 치수에 예측된 변동에 따른 메모리 동작 파라미터의 적응 - Google Patents

셀 치수에 예측된 변동에 따른 메모리 동작 파라미터의 적응 Download PDF

Info

Publication number
KR101948380B1
KR101948380B1 KR1020157014183A KR20157014183A KR101948380B1 KR 101948380 B1 KR101948380 B1 KR 101948380B1 KR 1020157014183 A KR1020157014183 A KR 1020157014183A KR 20157014183 A KR20157014183 A KR 20157014183A KR 101948380 B1 KR101948380 B1 KR 101948380B1
Authority
KR
South Korea
Prior art keywords
memory
memory cell
parameters
memory cells
charge
Prior art date
Application number
KR1020157014183A
Other languages
English (en)
Other versions
KR20150099729A (ko
Inventor
크리스 엔가 이 아빌라
잉다 동
만 렁 뮈
Original Assignee
샌디스크 테크놀로지스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샌디스크 테크놀로지스 엘엘씨 filed Critical 샌디스크 테크놀로지스 엘엘씨
Publication of KR20150099729A publication Critical patent/KR20150099729A/ko
Application granted granted Critical
Publication of KR101948380B1 publication Critical patent/KR101948380B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

구성가능한 파라미터는, 예를 들면 메모리 어레이 내 특정 장치의 위치에 기초하여 예측될 수 있는 어떤 메모리 셀 장치 기하구조의 함수로서, 메모리 셀의 예측된 특징에 따라 이러한 파라미터들을 최적화하는 수법에 따라 NAND 플래시 메모리에 액세스하기 위해 사용될 수 있다.

Description

셀 치수에 예측된 변동에 따른 메모리 동작 파라미터의 적응{ADAPTION OF MEMORY OPERATION PARAMETERS ACCORDING TO PREDICTED VARIATIONS IN CELL DIMENSION}
이 출원은 메모리 셀의 전하 저장 요소에 저장된 전하를 사용하여 데이터를 기록하는 반도체 플래시 메모리와 같은 재프로그램가능 비휘발성 메모리 시스템의 동작에 관한 것이다.
전하를 비휘발성으로 저장할 수 있는, 특히 소형 폼 팩터 카드로서 패키지되는 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 최근에 다양한 모바일 및 휴대 장치, 특히 정보기기 및 소비자 전자제품에서 선택되는 저장장치가 되었다. 고체상태 메모리이기도 한 RAM(랜덤 액세스 메모리)과는 달리, 플래시 메모리는 비휘발성이고 전원이 턴 오프된 뒤에도 자신의 저장된 데이터를 보존한다. 또한, ROM(판독 전용 메모리)과는 달리, 플래시 메모리는 디스크 저장 장치와 유사하게 재기입가능하다. 높은 비용에도 불구하고 플래시 메모리는 점점 더 대량 저장 응용들에서 사용되고 있다.
플래시 EEPROM은, 소거될 수 있고 새로운 데이터를 자신의 메모리 셀에 기입 또는 "프로그램"되게 할 수 있는 비휘발성 메모리인 점에서 EEPROM(전기적으로 소거가능하고 프로그램가능한 판독전용 메모리)과 유사하다. 이들 둘 다는, 전계효과 트랜지스터 구조에서, 소스 영역과 드레인 영역 사이에 있는 반도체 기판 내 채널영역 위에 배치된 플로팅(연결되지 않은) 도전성 게이트를 이용한다. 이때 제어 게이트는 플로팅 게이트 위에 설치된다. 트랜지스터의 임계 전압 특징은 플로팅 게이트 상에 보존되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상에 소정 레벨의 전하에 대해서, 소스 영역과 드레인 영역 간에 도통이 되게 트랜지스터가 턴 "온"이 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다. 플래시 EEPROM과 같은 플래시 메모리는 메모리 셀의 전체 블록들이 동시에 소거될 수 있게 한다.
플로팅 게이트는 일 범위의 전하를 유지할 수 있고 따라서 임계 전압 윈도우 내의 임의의 임계 전압 레벨에 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 임계 레벨과 최대 임계 레벨에 의해 그 범위가 정해지는데, 이는 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하에 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특징, 동작조건 및 이력에 따른다. 윈도우 내의 각각의 서로 구별되고 분해가능한 임계 전압 레벨의 범위는 원리적으로는 셀의 명확한 메모리 상태를 지정하기 위해 사용될 수 있다.
판독 및 프로그램 수행을 개선하기 위해서, 어레이 내 복수의 전하 저장 요소 또는 메모리 트랜지스터가 병렬로 판독되거나 프로그램된다. 이에 따라, 한 "페이지"의 메모리 요소가 함께 판독되거나 프로그램된다. 현존의 메모리 아키텍처에서, 한 행은 전형적으로 몇 개의 인터리빙된 페이지들을 내포하거나, 한 페이지를 구성할 수 있다. 페이지의 모든 메모리 요소는 함께 판독되거나 프로그램될 것이다.
또한, 비휘발성 메모리 장치는 전하를 저장하기 위한 유전체 층을 구비한 메모리 셀로부터도 제조된다. 앞서 기술된 도전성 플로팅 게이트 요소 대신에, 유전체 층이 사용된다. 유전체 저장요소를 이용하는 이러한 메모리 장치는 Eitan 등의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543 - 545에 기술되어 있다. ONO 유전체 층은 소스 확산영역과 드레인 확산영역 사이의 채널에 걸쳐 확장하여 있다. 한 데이터 비트용의 전하는 드레인에 인접한 유전체 층에 모이고 다른 데이터 비트용의 전하는 소스에 인접한 유전체 층에 모인다. 예를 들면, 미국특허 5,768,192 및 6,011,725는 두 개의 이산화실리콘층 사이에 개재된 트랩 유전체 층을 가진 비휘발성 메모리 셀을 개시하고 있다. 복수-상태 데이터 저장장치는 유전체 내 공간적으로 분리된 전하 저장 영역의 2진 상태를 개별적으로 판독함으로써 구현된다.
본 발명의 예는 메모리 어레이에 액세스하기 위해 사용되는 구성가능한 파라미터, 및 예를 들면 메모리 어레이 내 특정 장치의 위치에 기초하여 예측될 수 있는 어떤 메모리 셀 장치 기하구조의 함수로서, 메모리 셀의 예측된 특징에 따라 이러한 파라미터들을 최적화하기 위한 수법에 관한 것이다. 3-D NAND와 같은 3-차원 메모리 어레이에서, 셀 기하구조는 기판으로부터 거리에 따라 예측가능하게 변동할 수 있다. 파라미터는 이러한 변동을 보상하게 구성될 수 있다.
전하-저장 메모리 셀 어레이를 동작시키는 방법은, 전하-저장 메모리 셀 어레이 내에 적어도 한 메모리 셀 치수의 변동의 패턴을 확인하는 단계; 제1 복수의 메모리 셀들의 적어도 한 메모리 셀 치수에 기초하여 제1 복수의 메모리 셀들에 액세스할 때 사용하기 위한 제1 세트의 파라미터들을 판정하는 단계; 제2 복수의 메모리 셀들의 적어도 한 메모리 셀 치수에 기초하여 제2 복수의 메모리 셀들에 액세스할 때 사용하기 위한 제2 세트의 파라미터들을 판정하는 단계로서, 제2 세트의 파라미터들은 제1 세트의 파라미터들과는 다른 적어도 한 파라미터를 포함하는 것인, 단계; 이어서, 제1 세트의 파라미터들을 사용하여 제1 복수의 메모리 셀들에 액세스하는 단계; 및 제2 세트의 파라미터들을 사용하여 제2 복수의 메모리 셀들에 액세스하는 단계를 포함한다.
적어도 한 메모리 셀 치수는 원통형 메모리 홀의 직경일 수 있다. 전하-저장 메모리 셀 어레이는 3차원 메모리 어레이일 수 있고, 제1 복수의 메모리 셀들은 3차원 메모리 어레이의 하측 부분 내 위치될 수 있고, 제2 복수의 메모리 셀들은 3차원 메모리 어레이의 상측 부분 내 위치될 수 있고, 변동의 확인된 패턴은 원통형 메모리 홀의 직경이 제1 복수의 메모리 셀들에서보다 제2 복수의 메모리 셀들에서 더 큼을 나타낸다. 상이한 적어도 한 파라미터는 메모리 셀들을 프로그램하기 위해 인가되는 전압이다. 상이한 적어도 한 파라미터는 메모리 셀들을 프로그램하기 위해 사용되는 전압 펄스들의 수이다. 상이한 적어도 한 파라미터는 메모리 셀들을 판독하기 위해 사용되는 판독 전압일 수 있다. 적어도 한 파라미터는 메모리 셀들을 소거하기 위해 사용되는 소거 전압일 수 있다. 기입-소거 사이클 카운트는 전하-저장 메모리 어레이의 블록들에 대해 유지될 수 있고 기입 소거 사이클 카운트들에 따라 제1 및 제2 세트들의 파라미터들이 업데이트될 수 있다. 제1 세트의 파라미터들은 제1 업데이트 수법에 따라 업데이트될 수 있고, 제2 세트의 파라미터들은 제1 업데이트 수법과는 상이한 제2 업데이트 수법에 따라 업데이트될 수 있다.
전하-저장 메모리 셀 어레이의 예는 메모리 셀들의 어레이로서, 각 메모리 셀은 메모리 셀 치수를 가지며, 메모리 셀 치수는 메모리 셀들의 어레이에 걸쳐 변동의 패턴을 갖는 것인, 메모리 셀 어레이; 및 액세스 파라미터들에 따라 메모리 셀들의 어레이의 메모리 셀들에 액세스하는 메모리 액세스 회로들로서, 메모리 액세스 회로들은 제1 복수의 메모리 셀들에 액세스하기 위한 제1 세트의 파라미터들 및 제2 복수의 메모리 셀들에 액세스하기 위한 제2 세트의 파라미터를 가지며, 제2 세트의 파라미터들은 제1 세트의 파라미터들과는 상이한 적어도 한 파라미터를 포함하고, 제1 복수의 메모리 셀들 및 제2 복수의 메모리 셀들은 변동의 패턴에 따라 정의되는 것인, 메모리 액세스 회로들을 포함한다.
전하-저장 메모리 셀 어레이는 3차원 메모리 어레이일 수 있다. 전하-저장 메모리 셀 어레이는 기판 표면에 수직한 방향으로 수직으로 확장하는 복수의 NAND 스트링들을 포함하는 3차원 NAND 메모리 어레이일 수 있다. 메모리 셀들의 어레이에 걸쳐 변동의 패턴은 기판 표면으로부터 수직 거리에 따라 메모리 셀 치수의 변동의 패턴일 수 있다. 메모리 셀 치수는 워드라인들을 통해 수직으로 확장하는 개구의 직경일 수 있고 채널은 개구를 통해 수직으로 확장한다. 기입-소거 사이클 카운트 회로는 전하-저장 메모리 셀 어레이 내 블록들에 대한 기입-소거 사이클 카운트들을 유지하고 기입-소거 사이클 카운트들에 따라 액세스 파라미터들을 업데이트할 수 있다. 기입-소거 사이클 카운트 회로는 제1 세트의 파라미터들을 업데이트하기 위한 제1 업데이트 수법 및 제2 세트의 파라미터들을 업데이트하기 위한 제2 업데이트 수법을 가질 수 있다.
본 발명의 여러 측면, 잇점, 특징 및 실시예는 이의 예시적 예의 다음 설명에 포함되고 이의 설명은 동반된 도면에 관련하여 취해질 것이다. 본원에서 참조되는 모든 특허, 특허출원, 논문, 그외 공보, 문서 및 자료는 모든 목적을 위해 이들 전부가 참조로서 본원에 포함된다. 포함시킨 공보, 문서 혹은 자료들의 어느 것과 본원 간에 용어들의 정의 혹은 사용에 있어 어떤 모순 혹은 상충되는 범위에 있어선 본원의 것들이 우선할 것이다.
도 1은 본 발명을 구현하는데 적합한 메모리 시스템의 주요 하드웨어 성분을 개요적으로 도시한 것이다.
도 2는 비휘발성 메모리 셀을 개요적으로 도시한 것이다.
도 3은 언제든 선택적으로 고정된 드레인 전압에서 플로팅 게이트가 저장하고 있을 수 있는 4개의 서로 다른 전하(Q1 ~ Q4)에 대해 소스-드레인 전류(ID)와 제어 게이트 전압(VCG) 간에 관계를 도시한 것이다.
도 4a는 NAND 스트링으로 구성된 메모리 셀 스트링을 개요적으로 도시한 것이다.
도 4b는 도 4a에 도시된 것과 같은 NAND 스트링(50)으로부터 구성되는, 메모리 셀의 NAND 어레이(210)의 예를 도시한 것이다.
도 5는 NAND 구성으로 구성되고 병렬로 감지 또는 프로그램되는 한 페이지의 메모리 셀들을 도시한 것이다.
도 6a-도 6c는 모집단의 4-상태 메모리 셀을 프로그래밍하는 예를 도시한 것이다.
도 7은 SLC 메모리에서 과잉 프로그래밍의 예를 도시한 것이다.
도 8은 MLC 메모리에서 과잉 프로그래밍의 예를 도시한 것이다.
도 9a-도 9b는 3-D NAND 어레이의 예를 도시한 것이다.
도 10은 제조의 중간 단계에서 3-D NAND 메모리의 예를 도시한 것이다.
도 11은 제조의 나중 단계에서 도 10의 구조를 도시한 것이다.
도 12는 메모리 홀의 형성 후에 도 11의 구조를 도시한 것이다.
도 13은 3-D NAND 메모리의 메모리 홀에서 메모리 요소의 상세도이다.
도 14는 비균일한 메모리 홀의 예를 도시한 것이다.
도 15는 위치 기반 파라미터 선택의 예를 도시한 것이다.
도 16은 서로 다른 구역들에 대한 오프셋의 업데이트를 도시한 것이다.
도 17은 3-D NAND 메모리 어레이 내 구역들의 예를 도시한 것이다.
메모리 시스템
도 1은 본 발명을 구현하기에 적합한 메모리 시스템의 주요 하드웨어 성분들을 개요적으로 도시한 것이다. 메모리 시스템(90)은 전형적으로 호스트 인터페이스를 통해 호스트(80)와 함께 동작한다. 메모리 시스템은 전형적으로 메모리 카드 혹은 내장형 메모리 시스템 형태이다. 메모리 시스템(90)은 동작이 제어기(100)에 의해 제어되는 메모리(102)를 포함한다. 메모리(102)는 하나 이상의 집적회로 칩에 걸쳐 분포된 하나 이상의 어레이의 비휘발성 메모리 셀을 포함한다. 제어기(100)는 인터페이스 회로(110), 프로세서(120), ROM(판독-전용-메모리)(122), RAM(랜덤 액세스 메모리)(130), 프로그램가능 비휘발성 메모리(124), 및 추가의 성분들을 포함할 수 있다. 제어기는 전형적으로 ASIC(응용특정의 집적회로)으로서 형성되고 이러한 ASIC 내 포함된 성분들은 일반적으로 특정 응용에 의존한다.
물리적 메모리 구조
도 2는 비휘발성 메모리 셀을 개요적으로 도시한 것이다. 메모리 셀(10)은 플로팅 게이트 또는 유전체 층과 같은 전하 저장유닛(20)을 갖는 전계효과 트랜지스터에 의해 구현될 수 있다. 또한, 메모리 셀(10)은 소스(14), 드레인(16), 및 제어 게이트(30)를 포함한다.
최근에 사용되는 상업적으로 성공한 많은 비휘발성 고체상태 메모리 장치가 있다. 이들 메모리 장치는 각 유형이 하나 이상의 전하저장 소자를 갖는 것인 서로 다른 유형의 메모리 셀을 채용할 수 있다.
전형적인 비휘발성 메모리 셀은 EEPROM 및 플래시 EEPROM을 포함한다. EEPROM 셀 및 이들을 제조하는 방법의 예가 미국특허 5,595,924에 주어져 있다. EEPROM 셀, 메모리 시스템에서 이들의 사용 및 이들을 제조하는 방법의 예는 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421, 6,222,762에 주어져 있다. 특히, NAND 셀 구조를 가진 메모리 장치의 예가 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 유전체 저장 소자를 이용하는 메모리 장치의 예가, Eitan et al, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545, 및 미국특허 5,768,192 및 6,011,725에 기술되어 있다.
실제로, 셀의 메모리 상태는 일반적으로 기준 전압이 제어 게이트에 인가될 때 셀의 소스 전극 및 드레인 전극을 지나는 도통 전류를 감지함으로써 판독된다. 이에 따라, 셀의 플로팅 게이트 상에 각각의 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 관한 대응하는 도통 전류가 검출될 수 있다. 유사하게, 플로팅 게이트에 프로그램될 수 있는 전하의 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도통 전류 윈도우를 정의한다.
대안적으로, 분할된 전류 윈도우 중에서 도통 전류를 검출하는 대신에, 테스트되는 주어진 메모리 상태에 대한 임계 전압을 제어 게이트에 설정하고 도통 전류가 임계 전류(셀-판독 기준 저류)보다 낮은지 아니면 높은지를 검출하는 것이 가능하다. 일 구현예에서 임계 전류에 대한 도통 전류의 검출은 도통 전류가 비트라인의 커패시턴스를 통해 방전하는 방전률을 조사함으로써 달성된다.
도 3은 언제든 선택적으로 플로팅 게이트가 저장하고 있을 수 있는 4개의 서로 다른 전하(Q1 ~ Q4)에 대해 소스-드레인 전류(ID)와 제어 게이트 전압(VCG) 간에 관계를 도시한 것이다. 드레인 전압 바이어스를 고정하여 두고, VCG에 대한 ID의 4개의 실선 곡선은 각각 8개의 가능한 메모리 상태 중 4개에 대응하여 메모리 셀의 플로팅 게이트 상에 프로그램될 수 있는 4개의 전하 레벨을 나타낸다. 예로서, 한 집단의 셀의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위일 수 있다. 각각 몇개의 프로그램된 메모리 상태 "0", "1", "2", "3", "4", "5", "6", 및 하나의 소거된 상태(도시되지 않음)은 임계 윈도우를 각각 0.5V의 간격으로 영역들로 분할함으로써 구별될 수 있다. 예를 들면, 기준전류로서 2㎂의 IREF가 도시된 바와 같이 사용된다면, Q1으로 프로그램된 셀은 VCG = 0.5V 및 1.0V에 의해 구별되는 임계 윈도우의 영역에서 곡선이 IREF와 교차하기 때문에 메모리 상태 "1"에 있는 것으로 간주될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다.
전술한 바로부터 알 수 있듯이, 메모리 셀에 더 많은 상태들이 저장되게 할수록, 임계 윈도우는 더욱 미세하게 분할된다. 예를 들면, 메모리 장치는 -1.5V 내지 5V 범위의 임계 전압을 갖는 메모리 셀을 가질 수 있다. 이것은 최대 6.5V의 폭을 제공한다. 메모리 셀이 16개의 상태를 저장한다면, 각 상태는 임계 윈도우에서 20OmV 내지 30OmV를 점유할 수 있다. 이것은 요구되는 분해능을 달성할 수 있기 위해서 프로그래밍 동작 및 판독동작에 있어 더 높은 정밀도를 요구할 것이다.
NAND 구조
도 4a는 NAND 스트링으로 구성된 메모리 셀 스트링을 개요적으로 도시한 것이다. NAND 스트링(50)은 소스 및 드레인이 데이지 체인으로 연결된 직렬의 메모리 트랜지스터(M1, M2,...Mn)(예를 들면, n = 4, 8, 16 혹은 그 이상)을 포함한다. 한 쌍의 선택 트랜지스터(S1, S2)는 각각 NAND 스트링의 소스 단자(54) 및 드레인 단자(56)를 통해 외부 세계에 메모리 트랜지스터의 체인의 연결을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스 라인에 결합된다(도 4b 참조). 마찬가지로, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 스트링의 드레인 단자는 메모리 어레이의 비트라인에 결합된다. 체인 내 각 메모리 트랜지스터(10)는 메모리 셀로서 작용한다. 이것은 의도하는 메모리 상태를 나타내기 위해서 주어진 전하량을 저장하기 위해 전하 저장 요소(20)를 갖는다. 각 메모리 트랜지스터의 제어 게이트(30)는 판독 동작 및 기입 동작에 대해 제어할 수 있게 한다. 도 4b에서 알게 되는 바와 같이, 한 행의 NAND 스트링의 대응하는 메모리 트랜지스터의 제어 게이트(30)는 모두가 동일 워드라인에 연결된다. 마찬가지로, 선택 트랜지스터(S1, S2) 각각의 제어 게이트(32)는 각각 이의 소스 단자(54) 및 드레인 단자(56)를 통해 NAND 스트링에 대한 제어 액세스를 제공한다. 마찬가지로, 한 행의 NAND 스트링의 대응하는 선택 트랜지스터의 제어 게이트(32)은 모두가 동일 선택라인에 연결된다.
NAND 스트링 내의 어드레스된 메모리 트랜지스터(10)가 프로그래밍 동안에 판독되거나 검증될 때, 이의 제어 게이트(30)엔 적합한 전압이 공급된다. 동시에, NAND 스트링(50) 내의 어드레스되지 않은 나머지 메모리 트랜지스터는 이들의 제어 게이트에 충분한 전압을 인가함으로써 완전히 턴 온 된다. 이에 따라, 개개의 메모리 트랜지스터의 소스에서 NAND 스트링의 소스 단자(54)로 그리고 마찬가지로 개개의 메모리 트랜지스터의 드레인에 대해서는 셀의 드레인 단자(56)로의 도통경로가 유효하게 만들어진다. 이러한 NAND 셀 구조를 갖는 메모리 장치가 미국특허 5,570,315, 5,903,495 및 6,046,935에 기술되어 있다.
도 4b는 도 4a에 도시된 것과 같은 NAND 스트링(50)으로부터 구성되는, 메모리 셀의 NAND 어레이(210)의 예를 도시한 것이다. NAND 스트링의 각 컬럼을 따라, 비트라인(36)과 같은 비트라인이 각 NAND 스트링의 드레인 단자(56)에 결합된다. 각 한 뱅크의 NAND 스트링을 따라, 소스 라인(34)과 같은 소스 라인이 각 NAND 스트링의 소스 단자(54)에 결합된다. 한 뱅크의 NAND 스트링 내에 한 행의 메모리 셀을 따라 제어 게이트 또한, 워드라인(42)과 같은 워드라인에 연결된다. 한 뱅크의 NAND 스트링 내에 한 행의 선택 트랜지스터를 따라 제어 게이트는 선택라인(44)과 같은 선택라인에 연결된다. 한 뱅크의 NAND 스트링 내에 전체 한 행의 메모리 셀은 한 뱅크의 NAND 스트링의 워드라인 및 선택라인에 적합한 전압에 의해 어드레스될 수 있다.
도 5는 NAND 구성으로 구성되고 병렬로 감지 또는 프로그램되는 한 페이지의 메모리 셀들을 도시한 것이다. 도 5는 근본적으로 도 4b의 메모리 어레이(210) 내 한 뱅크의 NAND 스트링(50)을 도시한 것으로, 각 NAND 스트링의 상세는 도 4a에서와 같이 명백하게 도시되었다. 페이지(60)와 같은 물리적 페이지는 병렬로 감지 또는 프로그램될 수 있게 된 일 그룹의 메모리 셀이다. 이것은 대응하는 한 페이지의 감지 증폭기(212)에 의해 달성된다. 감지된 결과는 대응하는 한 세트의 데이터 래치(2143)에 래치된다. 각 감지 증폭기는 비트라인을 통해 NAND 스트링에 결합될 수 있다. 페이지는 워드라인(42)에 공통으로 연결된 페이지의 셀들의 제어 게이트에 인가되는 감지 전압에 의해 활성화되고, 각 셀은 비트라인(36)을 통해 액세스될 수 있는 감지 증폭기에 의해 액세스될 수 있다. 예로서, 셀들의 페이지(60)를 각각 감지 혹은 프로그램할 때, 감지 전압 혹은 프로그램 전압은 각각 비트라인 상에 적합한 전압과 함께 공통 워드라인(WL3)에 각각 인가된다.
메모리의 물리적 구성
플래시 메모리와 다른 유형의 메모리 간에 한 중요한 차이는 셀이 소거된 상태로부터 프로그램되어야 한다는 것이다. 이것은 먼저 플로팅 게이트에 전하가 없어야 한다는 것이다. 이어 프로그래밍은 요망되는 전하량을 다시 플로팅 게이트에 추가한다. 이것은 더 프로그램된 상태에서 덜 프로그램된 상태로 가기 위해서 플로팅 게이트로부터 전하의 일부를 제거하는 것을 지원하지 않는다. 이것은 업데이트 데이터가 현존의 데이터를 덮어쓰기를 할 수 없고 이전의 기입되지 않은 위치에 기입되어야 함을 의미한다.
또한 소거는 플로팅 게이트로부터 모든 전하를 비워는 것이며 일반적으로 상당한 시간이 걸린다. 이 이유로, 셀별로 혹은 심지어 페이지별로 소거하는 것은 성가시고 매우 느릴 것이다. 실제로, 메모리 셀들의 어레이는 메모리 셀들의 많은 수의 블록들로 분할된다. 플래시 EEPROM 시스템에 있어 공통적인 바와 같이, 블록은 한 소거 유닛이다. 즉, 각 블록은 함계 소거되는 최소 수의 메모리 셀들을 내포한다. 병렬로 소거될 블록 내 많은 수의 셀들을 결집하는 것이 소거 수행을 개선할 것이지만, 큰 크기의 블록은 또한 많은 횟수의 업데이트 및 폐용(obsolete) 데이터를 처리할 것을 수반한다.
각 블록은 전형적으로 다수의 물리 페이지로 분할된다. 논리 페이지는 물리 페이지 내 셀들의 수와 동일한 비트 수를 내포하는 프로그래밍 혹은 판독 유닛이다. 셀당 1비트를 저장하는 메모리에서, 한 물리 페이지는 하나의 논리 페이지의 데이터를 저장한다. 셀당 2 비트를 저장하는 메모리에서, 물리 페이지는 2개의 논리 페이지를 저장한다. 이에 따라 한 물리 페이지에 저장되는 논리 페이지의 수는 셀당 저장되는 비트의 수를 반영한다. 일 실시예에서, 개개의 페이지는 세그먼트들로 분할될 수 있고, 세그먼트들은 기본 프로그래밍 동작으로서 한번에 기입되는 최소 셀 수를 내포할 수 있다. 데이터의 하나 이상의 논리 페이지는 전형적으로 한 행의 메모리 셀들에 저장된다. 페이지는 하나 이상의 섹터를 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터를 포함한다.
전-비트( all - bit ), 풀- 시퀀스 MLC 프로그래밍
도 6a-도 6c는 모집단의 4-상태 메모리 셀을 프로그래밍하는 예를 도시한 것이다. 도 6a는 각각 메모리 상태 "0", "1", "2" 및 "3"을 나타내는 임계 전압의 4개의 서로 구별되는 분포로 프로그램될 수 있는 한 집단의 메모리 셀을 도시한 것이다. 도 6b는 소거된 메모리에 대해 "소거된" 임계 전압의 초기 분포를 도시한 것이다. 도 6c는 많은 메모리 셀이 프로그램되어진 후에 메모리의 예를 도시한 것이다. 근본적으로, 셀은 초기에는 "소거된" 임계 전압을 가지며 프로그래밍은 이를 검증 레벨 vV1, vV2　및 vV3에 의해 구분된 3개의 구역 중 하나로 더 높은 값으로 이동할 것이다. 이렇게 하여, 각 메모리 셀은 3개의 프로그램된 상태 "1", "2" 및 "3" 중 하나로 프로그램되거나 "소거된" 상태로 프로그램되지 않은 채로 있을 수 있다. 메모리가 더욱 프로그램됨에 따라, 도 6b에 도시된 바와 같은 "소거된" 상태의 초기 분포는 더 좁아지게 될 것이며 소거된 상태는 "0" 상태로 나타난다.
하위 비트 및 상위 비트를 갖는 2-비트 코드는 4개의 메모리 상태 각각을 나타내기 위해 사용될 수 있다. 예를 들면, "0", "1", "2" 및 "3" 상태는 각각 "11", "01", "00" 및 "10"로 나타낸다. 2-비트 데이터는 각각 3번의 부-패스에서 판독 구별 임계값(rV1, rV2, rV3)에 관하여 감지함으로써 2 비트가 함께 감지되는 "풀-시퀀스" 모드에서 감지함으로써 메모리로부터 판독될 수 있다.
과잉 프로그래밍( overprogramming )
SLC 혹은 MLC 메모에서 일어날 수 있는 한 문제는 셀을 과잉 프로그래밍하는 문제이다. 셀이 과잉 프로그램되었을 때, 너무 많은 전하가 자신의 전하 저장 요소(예를 들면 플로팅 게이트)에 추가되고 따라서 셀은 이것이 프로그램되고 있는 메모리 상태에 대한 예상되는 분포 내에 있지 않게 된다.
도 7은 과잉 프로그래밍의 제1 예를 도시한 것이다. 이 예는 동일한 현상이 MLC 메모리 셀에서 일어날 수 있을지라도 SLC 메모리를 보여준다. 프로그램된 ("0") 상태는 이상적인 분포(실선으로 도시됨)를 넘어 확장하는 분포(점선)을 보여준다. 이에 따라, 0 상태에 할당된 임계 전압 범위보다 큰 임계 전압을 갖는 많은 셀들이 있다. 이러한 셀들에 있어 한 문제는 이들의 고 임계 전압이라는 것이 이들이 더 큰 제어 게이트 전압을 인가함으로써만 턴 온될 수 있음을(채널을 도통이 되게 하는) 의미한다는 것이다. 할당된 임계 전압 범위 내에 있는 셀을 턴 온시키기에 충분한 전압은 도시된 바와 같이 과잉 프로그램된 셀을 턴 온시키기엔 충분하지 않을 수 있다. 일반적으로 선택된 셀을 판독 혹은 프로그램할 때 NAND 스트링 내 비선택된 셀을 턴 온시키기 위해 사용되는 패스 전압(Vpass)은 할당된 임계 전압 범위 내에 모든 셀들을 턴 온시키기에 충분하다. 그러나, Vpass는 과잉 프로그램된 셀을 턴 온시키기에 충분하지 않을 수 있다. 이에 따라, NAND 스트링 내 과잉 프로그램된 셀은 Vpass가 인가되었을 때 비도통된 상태로 있을 수 있어, 스트링 내 다른 셀을 이들이 "1" 상태에 있을지라도 프로그램된 "0" 상태에 있는 것으로서 판독되게 한다. 상당수의 과잉 프로그램된 셀이 어레이, 혹은 어레이의 부분을 사용불가하게 되게 할 수도 있다. 과잉 프로그램된, 가장 높은 임계 전압 범위에 프로그램된 MLC 셀 또한 Vpass가 이들을 턴 온 시키기에 충분하지 않게 증가된 임계 전압을 가질 수도 있다.
도 8은 과잉 프로그래밍의 또 다른 예를 도시한 것이다. 이 예는 MLC 메모리를 보여준다. 메모리 상태는 소거 "Er", "A," "B," 및 "C"로서 표시된다. 점선으로 나타낸 바와 같이 상태 A에 대한 셀의 분포는 실선으로 나타낸 이상적인 분포와는 다름을 볼 수 있다. 이에 따라, 상태 A에 할당된 임계 전압 범위보다 높은 임계 전압을 갖게 되게 과잉 프로그램되는 많은 셀들이 있다. 이들 셀들 중 일부는 이들의 임계 전압이 상태 B에 할당되는 임계 전압 범위 내에 있게 되게 충분히 과잉 프로그램된다. 이러한 셀들은 상태 B에 있는 것으로서 판독될 것이며 이에 따라 부정확한 데이터를 제공할 것이다. A에 할당된 범위와 B에 할당된 범위 사이에 있는 이 분포의 일부 셀들 또한 상태 B에 있는 것으로서 판독될 것이다. 이러한 셀들의 수는 사용되는 특정한 판별 전압에 달려있다. 도 8엔 도시되지 않았지만, 유사한 과잉 프로그래밍이 상태 B와 상태 C 사이에서도 일어날 수 있다. 4 이상의 메모리 상태가 사용되는 경우 이러한 과잉 프로그래밍은 임의의 두 프로그램된(소거되지 않은) 상태들 사이에서 일어날 수 있다.
많은 메모리에서, 과잉 프로그래밍은 메모리 어레이가 마모되어감에 따라(즉 기입-소거 사이클 횟수가 증가함에 따라) 더 악화된다. 반복된 기입 및 소거는 주어진 셀에 대해 과잉 프로그래밍을 점점 더 빈번해지게 만드는 메모리 셀 내 물리적 변화를 야기할 수 있다.
과잉 프로그래밍은 특정 메모리 장치의 기하구조에 관계될 수 있다. 메모리 셀 모두가 동일 명목상의 치수를 가질 수 있지만, 실제 메모리 셀은 치수들의 얼마간의 분포를 갖는다. 명목상 치수에서 벗어나는 치수들을 가진 셀들은 명목상의 장치 특징에서 벗어나는 장치 특징(예를 들면 이들을 과잉 프로그램되게 하는 현저하게 더 빠른 프로그래밍 시간을 갖는)을 가질 수도 있다. 특히, 어떤 3-D 메모리 어레이는 특정 치수의 결과로서 고 프로그래밍 속도(및 결과적인 과잉 프로그래밍)을 갖는 것으로 발견되어졌다.
3-D NAND 구조
통상의 2차원(2-D) NAND 어레이에 대한 대안적 배열은 3차원(3-D) 어레이이다. 반도체 웨이퍼의 평면 표면을 따라 형성되는 2-D NAND 어레이와는 반대로, 3-D 어레이는 웨이퍼 표면으로부터 위로 확장하고 일반적으로 웨이퍼 표면으로부터 위로 확장하는 메모리 셀의 스택, 또는 컬럼을 포함한다. 다양한 3-D 배열이 가능하다. 한 배열에서 NAND 스트링은 웨이퍼 표면에 일 단부(예를 들면 소스)와 상부 상에 다른 단부(예를 들면 드레인)을 갖고 수직으로 형성된다. 또 다른 배열에서 NAND 스트링은 NAND 스트링의 두 단부가 상부 상에서 액세스될 수 있어 이러한 스트링들 간에 연결을 용이하게 하도록 U-형상으로 형성된다. 이러한 NAND 스트링 및 이들의 형성의 예는 미국 특허 공개번호 2012/0220088에 기술되어 있다.
도 9a는 3-D NAND 어레이의 물리적 구현예를 도시한 것이다. 비트라인(91)은 비트라인과 스트링의 드레인(스트링 0-2 및 13-15만이 도시되었지만 스트링 3-12도 존재함이 이해될 것이다) 간에 형성된 수직 연결을 갖고 y-방향으로 연속한 도체(예를 들면 금속 라인)로서 확장한다. 비트라인 밑에, 공통 소스 라인은 도시된 단면에 수직하게 확장하며(즉 x-방향으로 확장한다) 이웃 스트링의 소스를 연결한다. 소스 선택 라인은 x-방향으로 확장하며 소스 선택 게이트(SGS)를 형성하고 여기에서 이들은 수직 컬럼과 교차한다. 드레인 선택 라인은 x-방향으로 확장하며 드레인 선택 게이트(SGD)를 형성하고 여기에서 이들은 수직 컬럼과 교차한다. 워드라인(WL0-WL63)은 x-방향으로 확장하며 메모리 셀의 제어 게이트를 형성하고 여기에서 이들은 수직 컬럼과 교차한다. 일 예에서, 워드라인은 유전체 층에 의해 분리된 도전성 층으로부터 형성되고, 메모리 셀의 채널은 도전성 층 및 유전체 층을 통해 확장하는 수직 홀("메모리 홀") 내에 형성된다.
도 9a의 3-D 메모리 어레이의 구조는 다수의 층으로 구성되고, 각 층은 동일 복제되 패턴(예를 들면 WL34 및 WL29을 내포하는 점선의 층은 각 레벨에서 복제된다)을 갖는다. 전형적인 워드라인으로서 워드라인(34)을 취하면, 워드라인(34)은 y-방향을 따라 워드라인(29)과 교번함을 알 수 있다. 각 스트링의 워드라인이 일부 메모리 시스템들에선 개별적으로 제어될 수 있지만, 워드라인을 결합하는 것은 드라이버 회로를 위한 공간을 절약한다. 본 예에서, 블록 내 동일 수의 모든 워드라인은 도전성 물질의 단일 부분으로부터 형성되고 전기적으로 연속한 유닛으로서 남아있는다. 예를 들면, WL34으로 표시된 모든 워드라인은 물질의 단일의 전기적으로 도전성 부분으로 형성되고, WL29으로 표시된 모든 워드라인은 물질의 또 다른 전기적으로 도전성 부분(동일 층으로부터 형성될 수 있는)으로 형성된다.
도 9b는 워드라인(34, 29)의 구조의 상부를 밑으로 하여 도시한 것으로 수평 점선은 도 9a의 단면의 위치를 나타낸다. 도전성 물질의 부분(95)은 이 뷰에서 상부를 따라 확장하고 확장부분은 아래로 확장(음의 y-방향)하는 것을 볼 수 있다. 이들 확장부분은 도 9a에 도시된 워드라인 쌍들을 형성하며(WL34), 메모리 셀은 채널을 내포하는 메모리 홀이 워드라인을 지나는 곳에 형성된다. 드라이버 회로 "WL34 DRVR"는 도전성 물질의 부분(95a)에 연결되어 이에 제어가능한 전압이 인가되고 이에 따라 이 블록 내 임의의 WL34에 연결된 모든 메모리 셀의 게이트를 제어할 수 있도록 한다. 도전성 물질(95b)의 유사한 부분은 이 뷰에서 하부를 따라 확장하고 확장부분은 위로 확장(양의 y-방향)한다. 이들 확장부분은 도 9a에 도시된 워드라인 쌍들을 형성하고(WL29), 메모리 셀은 메모리 홀이 워드라인을 지나는 곳에 형성된다. 드라이버 회로 "WL29 DRVR"은 물질의 부분(95b)에 연결되어 이에 제어가능한 전압이 인가되고 이에 따라 이 블록 내 임의의 워드라인(29)에 연결된 모든 메모리 셀의 게이트를 제어할 수 있도록 한다. 물질의 두 부분들(95a, 95b)은 단일의 도전성 물질층을 피착하고 이를 도시된 부분(및 다른 블록을 위한 유사한 부분)로 패터닝함으로써 형성될 수 있다. 부분들 사이에 갭을 채우기 위해 유전체 물질이 사용될 수 있다. 예를 들면, 두 부분들을 물리적으로 분리하고, 전기적으로 격리시키기 위해 앝은 트렌치 격리(STI) 프로세스가 사용될 수 있다. 이들 부분(z-방향으로) 위 및 밑에 유전체 층은 이들 부분을 다른 유사한 층들로부터 절연한다. 이 패턴은 블록 내 각 쌍의 워드라인에 대해 복제될 수 있고 따라서 64 워드라인에 대해서, 도 9b에 도시된 것과 유사하게 32 층이 있으며, 이들 사이 내에 유전체를 갖는다.
장치 특징 및 위치
도 10- 도 13은 앞서 보인 유형의 3-D 메모리 어레이의 형성을 도시한 것이다. 도 10은 상측 표면 상에 층들의 스택을 가진 기판을 도시한 것이다. 기판은 백 게이트를 형성할 때 나중에 제거되는 백 게이트 구조를 내포한다. 층 스택은 보론 도핑(전기적으로 도전성의) 폴리실리콘("폴리")과 절연 유전체(예를 들면 Si02)이 교번하는 층들로 구성된다.
도 11은 스트링의 두 사이드들 간에 격리를 제공하기 위해 유전체 충진을 가진 얕은 트렌치 격리(STI) 트렌치의 형성을 도시한 것이다. 이 유전체는 주어진 층(예를 들면 위에 WL34 및 WL29을 분리하는)의 워드라인들을 구성하는 도전성 물질의 부분들을 분리한다.
도 12는 도시된 바와 같은 원통형 메모리 홀을 에칭하기 위해 사용되는 개구를 가진 에치 마스크층을 포함하는 추가의 층을 도시한다. 메모리 홀을 에칭하는 것에 더하여, 스택 전체에 걸쳐, 도핑된 폴리실리콘을 남기면서 절연 유전체를 제거하기 위해 선택성 에칭이 사용된다. 백 게이트 구조는 또한 선택성 에칭에 의해 제거된다. 남은 도핑된 폴리실리콘 부분은 워드라인이 된다.
도 13은 메모리 셀을 형성하기 위해 메모리 홀 내에 층 스택의 피착 후에 구조를 도시한 것이다. 전기적 격리를 제공하기 위해 도핑된 폴리실리콘 상에 차단 유전체 "블록"이 피착됨을 볼 수 있다. 차단 유전체 상에 전하 트랩층(CTL)이 피착된다. CTL은 CTL이 폴리실리콘 워드라인에 인접한 곳에 전하 저장 요소를 형성한다. 전기적 격리를 제공하고 전하가 어떤 조건 하에서 CTL에 터널링할 수 있게 하도록 터널 유전체가 피착된다. 스트링을 따라 메모리 셀의 채널을 형성하기 위해 채널 물질이 피착된다. 메모리 홀 내 위치된 컬럼의 코어를 형성하는 코어 물질이 피착된다.
도 10-도 13이 메모리 홀 형성 및 이어 메모리 셀의 형성을 위한 이상화된 프로파일을 보이고 있지만, 실제 프로파일은 이 프로파일로부터 벗어날 수 있고 메모리 홀은 완전한 원통형 형상을 갖지 않을 수 있다. 메모리 홀은 일부 위치들에서는 다른 것들보다 더 큰 직경을 가질 수 있어 서로 다른 장치 특징을 가진 메모리 셀에 이르게 할 수 있다. 이러한 차이는 어느 정도 예측될 수 있고 따라서 메모리 동작은 이에 따라 보상할 수 있다.
도 14는 상부(직경 = d2)에서보다 하부(직경 = d1)에서 더 좁은 메모리 홀을 제공하는 에칭 프로세스에 의해 형성된 메모리 홀의 단면도로서, 가장 넓은 메모리 홀은 스택의 중간(직경 = d3)에 가깝다. 일반적으로, 이러한 프로파일은 사용되는 프로세스의 특징이다(즉 에칭되는 물질, 에치 화합물, 온도, 압력, 시간, 등). 이에 따라, 메모리 홀의 프로파일은 일반적으로 예측가능하게(반드시 도 14에 도시된 특정한 방법으로는 아닐지라도) 비균일하다.
원통형 메모리 셀에서 메모리 홀의 원통이 작을수록, 제어 게이트(워드라인)와 CTL 간에 결합은 커진다. 메모리 홀의 직경이 작아짐에 따라, 제어 게이트와 채널 간에 전계 강도는 주어진 전압 차이에 대해서 더 커지게 되고, 따라서 주어진 제어 게이트 전압은 더 영항을 미친다. 이것은 프로그래밍 속도가 일반적으로 더 작은 메모리 홀을 가진 메모리 셀에 대해서 더 빠르다는 것을 의미한다.
메모리 홀 크기는 층 스택 내에 위치의 함수로서 예측가능하다. 예를 들면, 백 게이트에 최근접한 스택 내 가장 밑에 메모리 셀은 위에 예에서 가장 작은 메모리 홀을 가지며 과잉 프로그래밍의 더 큰 위험을 갖는다. 상부에 혹은 일부 중간 지점에 메모리 셀은 최소 과잉 프로그래밍의 위험에 있을 수 있다. 이에 따라, 메모리 셀이 과잉 프로그래밍될 용이성은 위치(예를 들면 워드라인에 의한)에 기초하여 예측될 수 있고 이러한 셀의 과잉 프로그래밍이 덜 일어나게 만드는 적합한 조치가 취해질 수 있다.
장치 치수에서 변동을 보상하기 위한 적합한 조치는 어떤 동작 파라미터를 수정하는 것을 포함할 수 있다. 이렇게 하여, 위치간에 메모리 셀의 물리적 기하구조에 변동은 서로 다른 메모리 셀들에 액세스하기 위해 사용되는 파라미터에 대한 적합한 수정을 행함으로써 오프셋될 수 있다. 예를 들면, 특정 워드라인을 따라 과잉 프로그래밍을 피하기 위해서 혹은 다른 위치-의존성 문제를 극복하기 위해서 서로 다른 워드라인들을 프로그램하기 위해 서로 다른 프로그래밍 파라미터들이 사용될 수 있다. 프로그래밍 전압이 어떤 워드라인에 대해 수정될 수도 있고, 및/또는 프로그램 시간이 수정될 수도 있고, 및/또는 사용되는 프로그래밍 펄스 수, 혹은 그외 다른 파라미터들이 수정될 수도 있다.
판독 파라미터는 또한 물리적 장치 변동을 보상하기 위해 위치에 따라 수정될 수 있다. 예를 들면, 하측 판독 전압(Vread)은 더 작은 메모리 홀을 가진 메모리 셀에 대해 사용될 수 있다. 이외 다른 판독 파라미터들 또한 수정될 수 있다.
소거 파라미터는 또한 물리적 장치 변동을 보상하기 위해 위치에 따라 수정될 수 있다. 일부 경우에 있어서, 부-블록 소거 수법은 3-D 메모리 어레이의 하부 근처에 부-블록을 위한 제1 세트의 소거 파라미터 및 3-D 메모리 어레이의 중간 혹은 상부 근처에 부-블록을 위한 상이한 한 세트의 소거 파라미터를 사용할 수 있다. 수정될 수 있는 특정 파라미터는 소거 전압, 및 소거 검증 조건을 포함한다.
위에 예들은 예측가능하게 위치에 따라 변동하는 장치 치수의 예로서 메모리 홀 크기를 언급하지만, 예측가능하게 변동하는 임의의 치수는 또한 예측가능한 패턴으로 장치 특징에 변동을 야기할 수 있고, 이러한 변동을 보상하기 위해 위치에 기초하여 동작 파라미터가 수정될 수 있다. 장치 치수에서 이러한 변동은 서로 다른 레벨들(z 축을 따라) 간에 변동으로 제한되지 않고 레벨에서 위치간에 일어날 수 있고, 이에 따라 평면 NAND와 같은 평면 구조에서 일어날 수 있다.
위에 기술된 바와 같이 위치에 기초하여 동작 파라미터를 수정하는 것은 동작 파라미터의 다른 수정과 결합될 수 있다. 예를 들면, 웨이퍼 내에 다이들 간에, 혹은 다이 내에 블록들 간에 장치 특징에 변동이 있을 수 있고, 일부 수법은 어떤 동작 파라미터를 수정함으로써 이러한 변동을 보상할 수 있다. 일부 경우에 있어서, 공장 테스트는 몇몇 변동을 측정하고 이에 따라 파라미터 트리밍 프로세스에서 어떤 동작 파라미터를 설정한다. 일부 경우에 있어서, 동작 파라미터는 메모리 어레이 혹은 메모리 어레이의 부분이 마모되어감에 따라 수정될 수 있다. 예를 들면, 메모리 어레이의 카운트는 블록에 대한 기입-소거 사이클("핫 카운트")의 횟수의 카운트가 유지될 수 있고, 동작 파라미터는 메모리 셀이 마모되어감에 따라 이들에 대한 변화를 보상하기 위해 수정된다. 본 수법은 임의의 이러한 수법 혹은 수법들과 결합될 수 있다. 예를 들면, 위치에 기반한 수법은 베이스라인 구역에서 사용되는 파라미터에 하나 이상의 오프셋, 혹은 델타를 제공할 수 있다. 베이스라인 구역에서 사용되는 파라미터는 공장 테스트에 기초할 수있고, 기입-소거 사이클 카운트 또는 다른 업데이트 메커니즘에 따라 업데이트될 수 있다.
도 15는 위치 기반의 파라미터 선택을 위한 수법(51)을 보인 흐름도이다. 처음에, 구역은 물리적 특징에 따라 확인된다(53). 예를 들면, 3-D 메모리 어레이에서, 구역은 기판 위에 서로 다른 레벨들에 메모리 홀의 직경을 반영할 수 있다. 구역은 단일 층(2개의 워드라인)만을 포함할 수도 있고 혹은 유사한 물리적 특징(예를 들면 근사적을 동일한 메모리 홀 직경)을 공유하는 다수의 층들을 포함할 수도 있다. 각 구역에 대해 한 세트의 파라미터 오프셋이 판정된다(55). 예에서, 베이스라인 구역의 한 세트의 파라미터는 임의의 수법을 위한 출발점을 제공할 수 있고, 주어진 구역에 대한 한 세트의 파라미터는 베이스라인 구역의 파라미터로부터 한 세트의 오프셋에 의해 정의된다. 이어 각 구역에의 액세스는 디폴트 파라미터에 대해 대응하는 오프셋을 사용하여 수행된다(57).
일부 수법에서, 특정 구역에 대한 한 세트의 오프셋은 장치의 수명 전체에 걸쳐 일정한 그대로 있는다. 베이스라인 구역의 파라미터는 마모를 감안하기 위해 업데이트될 수 있고 그럼으로써 모든 구역을 위한 파라미터는 파라미터가 베이스라인 파라미터로부터 오프셋에 의해 설정되기 때문에 업데이트된다. 그러나, 일부 경우에 있어서 베이스라인 파라미터를 업데이트하는 것 외에도(혹은 이 대신에) 오프셋 자체들을 업데이트하는 것이 바람직하다. 예를 들면, 더 작은 메모리 홀을 가진 메모리 셀은 이들의 제어 게이트와 채널 사이에 발생되는 높은 전계 강도 때문에 더 빠르게 마모할 수 있다. 블록별로 동작 파라미터를 업데이트하는 것은 블록(예를 들면 하부를 향한 워드라인)의 어떤 부분들의 이러한 더 빠른 마모를 고려하지 않는다. 장치의 수명 동안 모든 구역에서 최적화된 동작 파라미터를 유지하기 위해서 정적 오프셋 대신에 동적 오프셋을 사용하는 것이 종종 잇점이 있다.
도 16은 오프셋을 업데이트하기 위한 수법(61)을 도시한 흐름도이다. 개개의 구역들에 대해 장치 특징의 변화율이 확인된다(63). 예를 들면, 베이스라인 구역은 프로그래밍 속도, 혹은 소거 속도의 특별한 변화율, 혹은 기입-소거 사이클 카운트의 함수로서 베이스라인 파라미터를 어떻게 업데이트할 것인가를 판정하기 위해 사용될 수 있는 다른 특징을 가질 수 있다. 또 다른 구역은 특징의 상이한 변화율을 가질 수 있고 따라서 베이스라인 파라미터의 업데이트는 다른 구역에서 변화를 감안하기엔 충분하지 않다. 따라서, 구역에 대한 이 파라미터의 오프셋은 상이한 변화율을 보상하기 위해 증분된다(65)(베이스라인 파라미터들을 증분할 때, 혹은 개별적으로).
메모리 어레이는 서로 다른 위치들 내 메모리 셀의 서로 다른 물리적 특징들을 감안하기 위해 임의의 적합한 방식으로 구역들로 분할될 수 있다. 일반적으로, 시스템을 간단하게 유지하고 오버헤드를 감소시키기 위해서 구역들의 수를 적게 유지하는 것이 바람직하다. 도 17은 64 셀/스트링 3-D NAND 어레이에서 사용하기 위한 구역화 수법의 예를 도시한 것이다(단지 하나의 NAND 스트링이 도시되었지만, 구역화는 유사하게 블록 내 모든 스트링들에, 혹은 메모리 어레이 내 혹은 메모리 어레이의 일부분 내 모든 스트링들에 적용될 수 있음이 이해될 것이다). 이 예에선 3개의 구역이 사용된다. 가장 큰 구역은 베이스라인 구역, 구역 1이고 이는 WL8-WL23 및 WL40-WL55을 따라 실질적으로 균일한 메모리 홀 직경을 가진 메모리 셀을 포함한다. 구역 1은 비교적 큰 메모리 홀을 가진 메모리 셀을 갖는다. 구역 2는 구역 1 위(WL0-WL7, WL56-WL63을 따라) 및 아래(WL24-WL28, WL35-WL39을 따라)에 메모리 셀을 포함한다. 이에 따라, 구역 2는 이 예에선 연속이 아니다. 구역 2는 구역 1보다 다소 작은 메모리 홀을 가진 메모리 셀을 포함한다. 구역 3은 스택 (WL29-34)의 하부 가까이에, 가장 작은 메모리 홀을 갖는 메모리 셀을 포함한다. 구역 1에 대한 파라미터는 베이스라인 파라미터일 수 있다. 이들은 공장-설정일 수 있고 기입-소거 사이클 카운트에 기초하여 업데이트될 수 있다. 구역 2에 대한 파라미터는 제1 세트의 오프셋에 따라 오프셋될 수 있다. 구역 3에 대한 파라미터는 제2, 상이한, 한 세트의 오프셋에 따라 오프셋될 수 있다. 구역 3에 대한 오프셋은 구역 2에 대한 것보다 클 수 있다.
각 레벨에 대해 상이한 구역을 제공하는 것을 포함하여 임의의 적합한 구역화 수법이 사용될 수 있음이 이해될 것이다. 또한, 위에 예의 측면들은 개별적으로 사용될 수 있음이 이해될 것이다(예를 들면 구역화는 업데이트된 오프셋을, 혹은 특정 베이스라인 구역이 사용될 것을 요구하지 않는다). 파라미터 수정을 위해 사용되는 구역은 모든 파라미터(판독, 기입, 및 소거)에 대해 동일할 수 있고, 혹은 서로 다른 동작들(예를 들면 판독 파라미터를 위한 한 구역화 수법, 기입 파라미터를 위한 상이한 구역화 수법, 및 소거 파라미터를 위한 또 다른 구역화 수법)에 대해 상이할 수 있다.
결어
발명의 전술한 상세한 설명은 예시 및 설명을 위해 제시되어졌다. 발명을 철저히 되게 하거나 개시된 정밀한 형태로 제한하려는 것이 아니다. 위에 교시된 바에 비추어 많은 수정예 및 변형예가 가능하다. 기술된 실시예는 발명의 원리 및 이의 실제 응용을 최상으로 설명하기 위해서, 그럼으로써 당업자가 여러 실시예에서 그리고 고찰된 특정한 사용에 적합게 하게 한 여러 수정예들에서 발명의 최상으로 이용할 수 있게 하기 위해서 선택되었다. 발명의 범위는 이에 첨부된 청구항에 의해 정의되게 하였다.

Claims (16)

  1. 전하-저장 메모리 셀 어레이를 동작시키는 방법에 있어서,
    상기 전하-저장 메모리 셀 어레이 내에 적어도 한 메모리 셀 치수의 변동의 패턴을 확인하는 단계;
    제1 복수의 메모리 셀들의 적어도 한 메모리 셀 치수에 기초하여 상기 제1 복수의 메모리 셀들에 액세스할 때 사용하기 위한 제1 세트의 파라미터들을 판정하는 단계;
    제2 복수의 메모리 셀들의 적어도 한 메모리 셀 치수에 기초하여 상기 제2 복수의 메모리 셀들에 액세스할 때 사용하기 위한 제2 세트의 파라미터들을 판정하는 단계로서, 상기 제2 세트의 파라미터들은 상기 제1 세트의 파라미터들과는 다른 적어도 한 파라미터를 포함하는 것인, 단계;
    이어서, 상기 제1 세트의 파라미터들을 사용하여 상기 제1 복수의 메모리 셀들에 액세스하는 단계; 및
    상기 제2 세트의 파라미터들을 사용하여 상기 제2 복수의 메모리 셀들에 액세스하는 단계를 포함하는, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  2. 제1항에 있어서, 상기 적어도 한 메모리 셀 치수는 원통형 메모리 홀의 직경인, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  3. 제2항에 있어서, 상기 전하-저장 메모리 셀 어레이는 3차원 메모리 어레이이고, 상기 제1 복수의 메모리 셀들은 상기 3차원 메모리 어레이의 하측 부분 내 위치되고, 상기 제2 복수의 메모리 셀들은 상기 3차원 메모리 어레이의 상측 부분 내 위치되고, 변동의 상기 확인된 패턴은 상기 원통형 메모리 홀의 상기 직경이 상기 제1 복수의 메모리 셀들에서보다 상기 제2 복수의 메모리 셀들에서 더 큼을 나타내는, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  4. 제1항에 있어서, 상이한 상기 적어도 한 파라미터는 메모리 셀들을 프로그램하기 위해 인가되는 전압인, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  5. 제1항에 있어서, 상이한 상기 적어도 한 파라미터는 메모리 셀들을 프로그램하기 위해 사용되는 전압 펄스들의 수인, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  6. 제1항에 있어서, 상이한 상기 적어도 한 파라미터는 메모리 셀들을 판독하기 위해 사용되는 판독 전압인, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  7. 제1항에 있어서, 상기 적어도 한 파라미터는 메모리 셀들을 소거하기 위해 사용되는 소거 전압인, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  8. 제1항에 있어서, 상기 전하-저장 메모리 셀 어레이의 블록들에 대한 기입-소거 사이클 카운트를 유지하고 상기 기입 소거 사이클 카운트들에 따라 상기 제1 및 제2 세트들의 파라미터들을 업데이트하는 단계를 더 포함하는, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  9. 제8항에 있어서, 제1 업데이트 수법에 따라 상기 제1 세트의 파라미터들을 업데이트하고 상기 제1 업데이트 수법과는 상이한 제2 업데이트 수법에 따라 상기 제2 세트의 파라미터들을 업데이트하는 단계를 더 포함하는, 전하-저장 메모리 셀 어레이를 동작시키는 방법.
  10. 전하-저장 메모리 셀 어레이에 있어서,
    메모리 셀들의 어레이로서, 각 메모리 셀은 메모리 셀 치수를 가지며, 상기 메모리 셀 치수는 상기 메모리 셀들의 어레이에 걸쳐 변동의 패턴을 갖는 것인, 메모리 셀 어레이; 및
    액세스 파라미터들에 따라 상기 메모리 셀들의 어레이의 메모리 셀들에 액세스하는 메모리 액세스 회로들로서, 상기 메모리 액세스 회로들은 제1 복수의 메모리 셀들에 액세스하기 위한 제1 세트의 파라미터들 및 제2 복수의 메모리 셀들에 액세스하기 위한 제2 세트의 파라미터를 가지며,
    상기 제2 세트의 파라미터들은 상기 제1 세트의 파라미터들과는 상이한 적어도 한 파라미터를 포함하고, 상기 제1 복수의 메모리 셀들 및 상기 제2 복수의 메모리 셀들은 상기 변동의 패턴에 따라 정의되는 것인, 상기 메모리 액세스 회로들을 포함하는, 전하-저장 메모리 셀 어레이.
  11. 제10항에 있어서, 상기 전하-저장 메모리 셀 어레이는 3차원 메모리 어레이인, 전하-저장 메모리 셀 어레이.
  12. 제11항에 있어서, 상기 전하-저장 메모리 셀 어레이는 기판 표면에 수직한 방향으로 수직으로 확장하는 복수의 NAND 스트링들을 포함하는 3차원 NAND 메모리 어레이인, 전하-저장 메모리 셀 어레이.
  13. 제12항에 있어서, 상기 메모리 셀들의 어레이에 걸친 상기 변동의 패턴은 상기 기판 표면으로부터 수직 거리에 따른 상기 메모리 셀 치수의 변동의 패턴인, 전하-저장 메모리 셀 어레이.
  14. 제13항에 있어서, 상기 메모리 셀 치수는 워드라인들을 통해 수직으로 확장하는 개구의 직경이고 채널은 개구를 통해 수직으로 확장하는 것인, 전하-저장 메모리 셀 어레이.
  15. 제10항에 있어서, 상기 전하-저장 메모리 셀 어레이 내 블록들에 대한 기입-소거 사이클 카운트들을 유지하고 기입-소거 사이클 카운트들에 따라 액세스 파라미터들을 업데이트하는 기입-소거 사이클 카운트 회로를 더 포함하는, 전하-저장 메모리 셀 어레이.
  16. 제15항에 있어서, 상기 기입-소거 사이클 카운트 회로는 상기 제1 세트의 파라미터들을 업데이트하기 위한 제1 업데이트 수법 및 상기 제2 세트의 파라미터들을 업데이트하기 위한 제2 업데이트 수법을 갖는, 전하-저장 메모리 셀 어레이.
KR1020157014183A 2012-11-29 2013-11-22 셀 치수에 예측된 변동에 따른 메모리 동작 파라미터의 적응 KR101948380B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261731198P 2012-11-29 2012-11-29
US61/731,198 2012-11-29
US13/791,200 2013-03-08
US13/791,200 US8830717B2 (en) 2012-11-29 2013-03-08 Optimized configurable NAND parameters
PCT/US2013/071505 WO2014085257A1 (en) 2012-11-29 2013-11-22 Adaption of memory operation parameters according to predicted variations in cell dimension

Publications (2)

Publication Number Publication Date
KR20150099729A KR20150099729A (ko) 2015-09-01
KR101948380B1 true KR101948380B1 (ko) 2019-04-22

Family

ID=50774327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157014183A KR101948380B1 (ko) 2012-11-29 2013-11-22 셀 치수에 예측된 변동에 따른 메모리 동작 파라미터의 적응

Country Status (4)

Country Link
US (2) US8830717B2 (ko)
KR (1) KR101948380B1 (ko)
CN (1) CN104823244B (ko)
WO (1) WO2014085257A1 (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171620B2 (en) 2012-11-29 2015-10-27 Sandisk Technologies Inc. Weighted read scrub for nonvolatile memory
US8830717B2 (en) * 2012-11-29 2014-09-09 Sandisk Technologies Inc. Optimized configurable NAND parameters
US9183086B2 (en) 2013-06-03 2015-11-10 Sandisk Technologies Inc. Selection of data for redundancy calculation in three dimensional nonvolatile memory
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9177673B2 (en) * 2013-10-28 2015-11-03 Sandisk Technologies Inc. Selection of data for redundancy calculation by likely error rate
US8891303B1 (en) * 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US9507722B2 (en) 2014-06-05 2016-11-29 Sandisk Technologies Llc Methods, systems, and computer readable media for solid state drive caching across a host bus
US9563382B2 (en) 2014-06-05 2017-02-07 Sandisk Technologies Llc Methods, systems, and computer readable media for providing flexible host memory buffer
US10268584B2 (en) 2014-08-20 2019-04-23 Sandisk Technologies Llc Adaptive host memory buffer (HMB) caching using unassisted hinting
US10228854B2 (en) * 2014-08-20 2019-03-12 Sandisk Technologies Llc Storage devices and methods for optimizing use of storage devices based on storage device parsing of file system metadata in host write operations
US10007442B2 (en) * 2014-08-20 2018-06-26 Sandisk Technologies Llc Methods, systems, and computer readable media for automatically deriving hints from accesses to a storage device and from file system metadata and for optimizing utilization of the storage device based on the hints
US9582203B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a range of logical addresses
US9582220B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device in a multi-storage-device storage system
US9519427B2 (en) 2014-09-02 2016-12-13 Sandisk Technologies Llc Triggering, at a host system, a process to reduce declared capacity of a storage device
US9552166B2 (en) 2014-09-02 2017-01-24 Sandisk Technologies Llc. Process and apparatus to reduce declared capacity of a storage device by deleting data
US9524112B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by trimming
US9158681B1 (en) 2014-09-02 2015-10-13 Sandisk Technologies Inc. Process and apparatus to reduce declared capacity of a storage device by conditionally trimming
US9582212B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device
US9582193B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device in a multi-storage-device storage system
US9665311B2 (en) 2014-09-02 2017-05-30 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by making specific logical addresses unavailable
US9563370B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device
US9652153B2 (en) 2014-09-02 2017-05-16 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a count of logical addresses
US9582202B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by moving data
US9563362B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Host system and process to reduce declared capacity of a storage device by trimming
US9524105B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by altering an encoding format
US9711522B2 (en) 2014-10-03 2017-07-18 Sandisk Technologies Llc Memory hole structure in three dimensional memory
US9251891B1 (en) 2014-11-11 2016-02-02 Sandisk Technologies Inc. Devices and methods to conditionally send parameter values to non-volatile memory
US9639282B2 (en) 2015-05-20 2017-05-02 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to improve device endurance and extend life of flash-based storage devices
US9606737B2 (en) 2015-05-20 2017-03-28 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to extend life of flash-based storage devices and preserve over-provisioning
KR102415401B1 (ko) 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
KR102251815B1 (ko) 2015-07-02 2021-05-13 삼성전자주식회사 메모리 장치 및 메모리 시스템
US9401216B1 (en) 2015-09-22 2016-07-26 Sandisk Technologies Llc Adaptive operation of 3D NAND memory
US9691473B2 (en) 2015-09-22 2017-06-27 Sandisk Technologies Llc Adaptive operation of 3D memory
CN105304133A (zh) * 2015-09-25 2016-02-03 北京兆易创新科技股份有限公司 一种3D NAND flash的电压控制方法和装置
TWI584287B (zh) * 2015-10-12 2017-05-21 旺宏電子股份有限公司 用以改善非揮發性記憶體之閥電壓分布之裝置及方法
US9548124B1 (en) 2015-10-14 2017-01-17 Sandisk Technologies Llc Word line dependent programming in a memory device
US9946473B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive
US9946483B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive with low over-provisioning
KR20170073792A (ko) * 2015-12-18 2017-06-29 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9927997B2 (en) 2015-12-21 2018-03-27 Sandisk Technologies Llc Methods, systems, and computer readable media for automatically and selectively enabling burst mode operation in a storage device
US10521118B2 (en) 2016-07-13 2019-12-31 Sandisk Technologies Llc Methods, systems, and computer readable media for write classification and aggregation using host memory buffer (HMB)
US9857989B1 (en) * 2016-10-01 2018-01-02 Intel Corporation Solid state memory component
US10268387B2 (en) * 2017-01-04 2019-04-23 Sandisk Technologies Llc Meta-groups in non-volatile storage based on performance times
US10884920B2 (en) 2018-08-14 2021-01-05 Western Digital Technologies, Inc. Metadata-based operations for use with solid state devices
US11249664B2 (en) 2018-10-09 2022-02-15 Western Digital Technologies, Inc. File system metadata decoding for optimizing flash translation layer operations
US11340810B2 (en) 2018-10-09 2022-05-24 Western Digital Technologies, Inc. Optimizing data storage device operation by grouping logical block addresses and/or physical block addresses using hints
US10978160B2 (en) 2018-12-31 2021-04-13 Sandisk Technologies Llc Mitigating grown bad blocks
CN109947588B (zh) * 2019-02-22 2021-01-12 哈尔滨工业大学 一种基于支持向量回归法的NAND Flash位错误率预测方法
US10910076B2 (en) 2019-05-16 2021-02-02 Sandisk Technologies Llc Memory cell mis-shape mitigation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100271891A1 (en) 2009-04-28 2010-10-28 Richard Bruce Dell Accessing Memory Cells in a Memory Circuit
WO2012101107A1 (en) 2011-01-24 2012-08-02 Imec Vertical memory device and method for making thereof

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
US5343063A (en) 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5661053A (en) 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6853938B2 (en) 2002-04-15 2005-02-08 Micron Technology, Inc. Calibration of memory circuits
US6852996B2 (en) * 2002-09-25 2005-02-08 Stmicroelectronics, Inc. Organic semiconductor sensor device
US8291295B2 (en) 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5193796B2 (ja) 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
KR20100059655A (ko) * 2008-11-25 2010-06-04 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
US8634240B2 (en) * 2009-10-28 2014-01-21 SanDisk Technologies, Inc. Non-volatile memory and method with accelerated post-write read to manage errors
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
JP2012059830A (ja) 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
JP5259666B2 (ja) 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
JP2012146350A (ja) 2011-01-07 2012-08-02 Toshiba Corp 不揮発性半導体記憶装置
JP2012174872A (ja) 2011-02-21 2012-09-10 Toshiba Corp 半導体記憶装置
US8867271B2 (en) * 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
US8830717B2 (en) * 2012-11-29 2014-09-09 Sandisk Technologies Inc. Optimized configurable NAND parameters

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100271891A1 (en) 2009-04-28 2010-10-28 Richard Bruce Dell Accessing Memory Cells in a Memory Circuit
WO2012101107A1 (en) 2011-01-24 2012-08-02 Imec Vertical memory device and method for making thereof

Also Published As

Publication number Publication date
CN104823244A (zh) 2015-08-05
US9229856B2 (en) 2016-01-05
KR20150099729A (ko) 2015-09-01
US20140149641A1 (en) 2014-05-29
CN104823244B (zh) 2017-09-08
US20140351496A1 (en) 2014-11-27
US8830717B2 (en) 2014-09-09
WO2014085257A1 (en) 2014-06-05

Similar Documents

Publication Publication Date Title
KR101948380B1 (ko) 셀 치수에 예측된 변동에 따른 메모리 동작 파라미터의 적응
US9760307B2 (en) Weighted read scrub for nonvolatile memory including memory holes
US9142324B2 (en) Bad block reconfiguration in nonvolatile memory
US8971119B2 (en) Select transistor tuning
US8929141B1 (en) Three-dimensional NAND memory with adaptive erase
US8902661B1 (en) Block structure profiling in three dimensional memory
EP1433182B1 (en) Selective operation of a multi-state non-volatile memory system in a binary mode
KR102044594B1 (ko) 3차원 메모리의 적응형 동작
KR102204106B1 (ko) 전하 트래핑 메모리에 대한 기입 스킴
US9230656B2 (en) System for maintaining back gate threshold voltage in three dimensional NAND memory
US9218886B2 (en) String dependent parameter setup
US9978456B2 (en) Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9240238B2 (en) Back gate operation with elevated threshold voltage
US9496272B2 (en) 3D memory having NAND strings switched by transistors with elongated polysilicon gates
US9236393B1 (en) 3D NAND memory with socketed floating gate cells
US8004888B2 (en) Flash mirror bit architecture using single program and erase entity as logical cell
US9419006B2 (en) Process for 3D NAND memory with socketed floating gate cells

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E701 Decision to grant or registration of patent right