JP2012094869A - ３次元半導体記憶素子 - Google Patents

Abstract

【課題】優れた信頼性を有し、高集積化のために最適化された３次元半導体記憶素子が提供される。
【解決手段】本発明の素子によれば、積層構造体が基板上に配置されて第１の方向に延長される。積層構造体は交互に反復的に積層されたゲートパターン及び絶縁パターンを含む。垂直形活性パターンが積層構造体を貫通する。積層構造体は第１の部分及び第２の部分を含み、積層構造体の第２の部分は第１の方向と垂直である第２の方向に第１の部分より小さい幅を有する。積層構造体の第２の部分の横にストラッピングコンタクトプラグが配置されて、共通ソース領域と接触される。
【選択図】図１Ａ

Description

本発明は半導体素子及びその製造方法に関し、特に、３次元半導体記憶素子及びその製造方法に関する。

小型化、多機能化及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。電子産業が発展することによって、さらに優れた性能及び／又は低廉な価額の半導体素子に対する要求が増加している。このような要求事項を充足させるために、半導体素子の高集積化の傾向が深化されている。特に、論理データを格納する半導体記憶素子の高集積化はさらに深化されている。

従来の２次元的な半導体記憶素子の集積度に対しては、単位記憶セルが占有する平面積（ｐｌａｎａｒ ａｒｅａ）が主な決定要因として作用され得る。したがって、２次元的な半導体記憶素子の集積度は微細パターンの形成技術水準に大きく影響を受けている。しかし、微細パターンの形成技術は段々限界に至っているし、また、超高価の装備が要求されて半導体記憶素子の製造単価が増加されること等の問題点が生じている。

このような制約を克服するために、３次元的に配列された記憶セルを含む３次元半導体記憶素子が提案されたことがあった。しかし、３次元半導体記憶素子はその構造的形態によって様々な問題点が生じて信頼性が低下すること等の問題点が生じ得る。

韓国特許公開第１０−２０１０−００７５０９８号公報

本発明が解決しようとする一技術的課題は優れた信頼性を有する３次元半導体記憶素子を提供することにある。

本発明が解決しようとする他の技術的課題は高集積化のために最適化された３次元半導体記憶素子を提供することにある。

上述された技術的課題を解決するための３次元半導体記憶素子を提供する。本発明の一実施形態による３次元半導体記憶素子は基板上に配置され、第１の方向に延長された積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含み、第１の部分及び第２の部分を含み、前記第２の部分は前記第１の方向と垂直である第２の方向に前記第１の部分より小さい幅を有する積層構造体と、前記積層構造体を貫通する複数の垂直形活性パターンと、前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、前記積層構造体の一側の前記基板内に形成された共通ソース領域と、前記共通ソース領域の上に配置されたストラッピングコンタクトプラグと、を包含できる。前記ストラッピングコンタクトプラグは前記積層構造体の第２の部分の横に位置する。

一実施形態によれば、前記積層構造体の第１の部分は、互いに対向され、前記第１の方向に並べて延長された第１の側壁及び第２の側壁を有することができる。前記積層構造体の第２の部分は互いに対向された第１の側壁及び第２の側壁を有することができる。前記積層構造体の第２の部分の前記第１の側壁は前記第１の部分の前記第１の側壁を基準に横に凹んでいる。この場合に、前記ストラッピングコンタクトプラグは前記第２の部分の前記第１の側壁の横に位置することができる。

一実施形態によれば、前記第１の部分の前記第２の側壁及び前記第２の部分の前記第２の側壁は実質的に前記第１の方向に延長された１つの平らな側壁を成し得る。

一実施形態によれば、前記第２の部分の前記第２の側壁は前記第１の部分の前記第２の側壁を基準に横に凹んでいる。

一実施形態によれば、前記共通ソース領域は前記第１の方向に延長され得る。前記共通ソース領域は前記積層構造体の前記第１の部分の横に位置された非ランディング部及び前記積層構造体の前記第２の部分の横に位置されたランディング部を包含できる。前記ランディング部の前記第２の方向の幅は前記非ランディング部の前記第２の方向の幅に比べて大きくなり得る。

一実施形態によれば、前記素子は前記共通ソース領域の上に配置された素子分離パターンをさらに包含できる。この場合に、前記ストラッピングコンタクトプラグは前記素子分離パターンを貫通して前記共通ソース領域と電気的に接続され得る。

一実施形態によれば、前記素子は前記積層構造体の側壁の上に配置された絶縁スペーサーをさらに包含できる。前記絶縁スペーサーの一部分は前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第２の部分の間に介在され、前記ストラッピングコンタクトプラグは前記絶縁スペーサーと接触され得る。

一実施形態によれば、前記素子は前記垂直形活性パターンの上端に電気的に接続されたビットラインと、前記ストラッピングコンタクトプラグの上部面に電気的に接続されたストラッピングラインと、をさらに包含できる。

一実施形態によれば、前記ビットライン及び前記ストラッピングラインは前記基板の上部面から実質的に同一なレベルに位置することができる。この場合に、前記ビットライン及び前記ストラッピングラインは前記第２の方向に並べて延長され得る。

一実施形態によれば、前記多層誘電膜の少なくとも一部は横に延長されて前記各ゲートパターンの上部面及び下部面を覆うことができる。

本発明の他の実施形態による３次元半導体記憶素子は基板上に配置され、第１の方向に並べて延長され、前記第１の方向と垂直である第２の方向に互いに離隔された複数の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含む複数の積層構造体と、前記各積層構造体を貫通する複数の垂直形活性パターンと、前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、前記複数の積層構造体の間に定義された複数のトレンチの下の基板内に形成された共通ソース領域と、前記共通ソース領域の中のいずれか１つに電気的に接続されたストラッピングコンタクトプラグと、を包含できる。前記ストラッピングコンタクトプラグ両側に隣接する一対の前記積層構造体の中で少なくとも１つは、第１の部分、及び前記第１の部分より前記第２の方向の幅が小さい第２の部分を包含できる。前記ストラッピングコンタクトプラグは前記第２の部分の横に位置することができる。

一実施形態によれば、前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域は非ランディング部及びランディング部を包含できる。前記ランディング部は前記第２の方向に前記非ランディング部より大きい幅を有し、前記ランディング部及び前記積層構造体の前記第２の部分は前記第２の方向に配列され得る。

一実施形態によれば、前記ストラッピングコンタクトプラグは複数に提供され得る。前記複数のストラッピングコンタクトプラグは前記共通ソース領域に各々接続され得る。前記積層構造体の各々は前記第１の部分及び前記第２の部分を含み、前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第２の部分は前記第２の方向に沿って交互に反復的に配列され得る。

一実施形態によれば、前記素子は前記基板内に形成され、前記第２の方向に延長されて前記共通ソース領域を連結する接続ドーピングされた領域と、前記ストラッピングコンタクトプラグの上部面に電気的に接続され、前記第２の方向に延長されたストラッピングラインと、をさらに包含できる。この場合に、前記ストラッピングライン下の前記ストラッピングコンタクトプラグの個数は前記共通ソース領域の個数より少ないことがあり得る。

一実施形態によれば、前記素子は前記各トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーをさらに包含できる。この場合に、前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域の上のトレンチは前記積層構造体の前記第１の部分の横に位置された第１の領域、及び前記積層構造体の前記第２の部分の横に位置された第２の領域を包含できる。前記第１の領域内で前記一対の絶縁スペーサーは互いに接触され、前記第２の領域内で前記一対の絶縁スペーサーは互いに離隔されて、ホールが定義され得る。前記ストラッピングコンタクトプラグは前記ホール内に配置され得る。

本発明のその他の実施形態による３次元半導体記憶素子は、基板上に一方向に並べて延長された一対の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び絶縁パターンを含み、前記一対の積層構造体の間に第１の領域及び第２の領域を含むトレンチが定義され、前記第２の領域は前記第１の領域より大きい幅を有する一対の積層構造体と、前記各積層構造体を貫通する複数の垂直形活性パターンと、前記垂直形活性パターンの側壁と前記ゲートパターンとの間に介在された多層誘電膜と、前記トレンチ下の基板内に形成された共通ソース領域と、前記トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーであって、前記第１の領域内で互いに接触され、前記第２の領域内で互いに離隔されてホールが定義される一対の絶縁スペーサーとと、前記ホール内に配置され前記共通ソース領域と電気的に接続されたストラッピングコンタクトプラグと、を包含できる。

一実施形態によれば、前記各積層構造体は前記トレンチの前記第１の領域の横に位置された第１の部分、及び前記トレンチの前記第２の領域の横に位置された第２の部分を包含できる。前記各積層構造体の前記第２の部分は前記第１の部分より小さい幅を有することができる。

一実施形態によれば、前記一対の積層構造体は一対の第１の積層構造体に該当することができ、前記トレンチは第１のトレンチに該当することができる。前記一対の絶縁スペーサーは一対の第１の絶縁スペーサーに該当することができる。この場合に、前記素子は、前記基板内に形成され、前記一対の第１の積層構造体が上に配置されたウェル領域と、前記一対の第１の積層構造体と平行になり前記ウェル領域の上に配置された一対の第２の積層構造体と、前記一対の第２の積層構造体の間に定義された第２のトレンチ下のウェル領域内に形成され、前記ウェル領域より高いドーパント濃度を有するウェルピックアップ領域と、前記第２のトレンチの両内側壁の上に各々配置された一対の第２の絶縁スペーサーであって、互いに離隔されて前記一方向に延長されたグルーブを定義する一対の第２の絶縁スペーサーと、前記グルーブ内に配置され前記ウェルピックアップ領域と電気的に接続されたウェル導電ラインと、をさらに包含できる。

一実施形態によれば、前記ストラッピングコンタクトプラグは前記ウェル導電ラインと同一な導電物質を包含できる。

一実施形態によれば、前記第２のトレンチは実質的に均一な幅を有し、前記第２のトレンチの幅は前記第１のトレンチの前記第１の領域の幅より大きくなり得る。

上述された３次元半導体記憶素子によれば、ストラッピングコンタクトプラグが前記共通ソース領域に電気的に接続される。したがって、前記共通ソース領域の抵抗を最小化させ得る。また、前記ストラッピングコンタクトプラグが相対的に小さい幅を有する前記積層構造体の前記第２の部分横に位置することができる。前記積層構造体の前記第２の部分によって、前記ストラッピングコンタクトプラグと電気的に接続される前記共通ソース領域の一部分の平面積を制限された面積内で十分に確保できる。その結果、優れた信頼性を有し、高集積化のために最適化された３次元半導体記憶素子を具現することができる。

本発明の一実施形態による３次元半導体記憶素子を示す平面図である。 図１Ａの積層構造体の一部を拡大した平面図である。 図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の他の実施形態による３次元半導体記憶素子を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 図２ＡのＡ部分を拡大した図面である。 本発明のその他の実施形態による３次元半導体記憶素子を示す平面図である。 図３Ａの積層構造体の一部を拡大した平面図である。 本発明のその他の実施形態による３次元半導体記憶素子を示す平面図である。 図４ＡのＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿って切断されて合併された断面図である。 本発明の一実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の一実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の一実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の一実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の一実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の一実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の他の実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の他の実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図４ＡのＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子を示す平面図である。 図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 図８Ａの３次元半導体記憶素子にビットライン及びストラッピングラインを追加した平面図である。 本発明のその他の実施形態による３次元半導体記憶素子の変形形態を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明のその他の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。 図９に開示された３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 図９に開示された３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 図９に開示された３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて合併された断面図である。 本発明の技術的思想に基づいた３次元半導体記憶素子を含む電子システムの一例を簡略に示したブロック図である。 本発明の技術的思想に基づいた３次元半導体記憶素子を含むメモリーカードの一例を簡略に示したブロック図である。

以上の本発明の目的、他の目的、特徴及び長所は添付された図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は、開示された内容が徹底して完全になり得るように、そして当業者に本発明の思想が十分に伝達できるようにするために提供される。

本明細書で，ある膜（又は層）が他の膜（又は層）又は基板の上にあると言及される場合に、それは他の膜（又は層）又は基板の上に直接形成できるか、或いはそれらの間に第３の膜（又は層）が介在され得る。また図面において、構成の大きさ及び厚さ等は説明を明確にするために誇張されることがある。また本明細書の多様な実施形態で、第１，第２，第３等の用語が多様な領域，膜（又は層）等を記述するために使用されたが、これらの領域，膜はこのような用語によって限定されない。これらの用語は単なる所定の領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用されただけである。したがって、いずれか一つの実施形態で第１の膜質として言及された膜質が他の実施形態では第２の膜質として言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で‘及び又は’という表現は前後に並べた構成要素の中で少なくとも１つを含む意味に使用される。明細書全体に掛けて同一な参照番号で表示された部分は同一な構成要素を示す。

図１Ａは本発明の一実施形態による３次元半導体記憶素子を示す平面図であり、図１Ｂは図１Ａの積層構造体の一部を拡大した平面図であり、図１Ｃは図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された断面図である。

図１Ａ及び図１Ｃを参照すれば、半導体基板１００（以下、基板と称する）の上に複数の積層構造体１７０（ｓｔａｃｋ−ｓｔｒｕｃｔｕｒｅｓ）が配置され得る。図１Ａに開示されたように、前記複数の積層構造体１７０は第１の方向に並べて延長され得る。前記第１の方向は前記基板１００の上部面と平行になることができる。前記第１の方向は図１Ａでｘ軸方向に該当する。前記基板１００は第１の導電形のドーパントでドーピングされ得る。

前記各積層構造体１７０は交互に、そして反復的に積層されたゲートパターンＧＳＧ、ＣＧ、ＳＳＧ及び複数の絶縁パターン１１０ａを包含できる。前記各積層構造体１７０内のゲートパターンＧＳＧ、ＣＧ、ＳＳＧは少なくとも一層の接地選択ゲートパターンＧＳＧ、前記接地選択ゲートパターンＧＳＧの上に順に積層された複数のセルゲートパターンＣＧ及び最上部のセルゲートパターンの上に積層された少なくとも一層のストリング選択ゲートパターンＳＳＧを包含できる。一実施形態によれば、図１Ｃに開示されたように、最下部のセルゲートパターンと基板１００との間に複数の接地選択ゲートパターンＧＳＧが積層され得る。また、最上部のセルゲートパターンの上に複数のストリング選択ゲートパターンＳＳＧが積層され得る。しかし、本発明はこれに限定されない。前記各積層構造体１７０は１つの接地選択ゲートパターンＧＳＧ及び１つのストリング選択ゲートパターンＳＳＧを包含できる。

前記積層構造体１７０内の複数の絶縁パターン１１０ａの厚さは素子が要求する特性のために調節され得る。例えば、最下部のセルゲートパターン及び接地選択ゲートパターンＧＳＧの間の絶縁パターンは、セルゲートパターンＣＧの間の絶縁パターンに比べて厚くなり得る。これと類似に、最上部のセルゲートパターン及びストリング選択ゲートパターンＳＳＧの間の絶縁パターンもセルゲートパターンＣＧの間の絶縁パターンに比べて厚くなり得る。しかし、本発明はこれに限定されない。前記絶縁パターン１１０ａの厚さは多様な形態で具現され得る。

前記絶縁パターン１１０ａは酸化物を包含できる。前記ゲートパターンＧＳＧ、ＣＧ、ＳＳＧは導電物質を包含できる。例えば、前記ゲートパターンＧＳＧ、ＣＧ、ＳＳＧはドーピングされた半導体（例えば、ドーピングされたシリコン等）、金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）又は遷移金属（例えば、チタニウム、タンタル等）等から選択された少なくとも１つを包含できる。

図１Ａ乃至図１Ｃを参照すれば、複数の垂直形活性パターン１３０が前記各積層構造体１７０を貫通できる。前記垂直形活性パターン１３０は前記基板１００と接触され得る。前記垂直形活性パターン１３０はパイプ形態（ｐｉｐｅ ｓｈａｐｅ）又はマカロニ形態（ｍａｃａｒｏｎｉ ｓｈａｐｅ）を有する垂直形半導体パターン１２０を包含できる。前記垂直形半導体パターン１２０は充填誘電パターン１２５（ｆｉｌｌｉｎｇ ｄｉｅｌｅｃｔｒｉｃ ｐａｔｔｅｒｎ）によって満たされ得る。前記垂直形活性パターン１３０は前記充填誘電パターン１２５及び垂直形半導体パターン１２０の上に配置されたキャッピング半導体パターン１２７をさらに包含できる。前記垂直形及びキャッピング半導体パターン１２０、１２７は前記基板１００と同一な半導体元素を包含できる。例えば、前記基板１００がシリコン基板である場合に、前記垂直形及びキャッピング半導体パターン１２０、１２７はシリコンを包含できる。前記垂直形半導体パターン１２０は前記基板１００と同一なタイプのドーパントでドーピングされるか、或いはアンドープされた状態（ｕｎｄｏｐｅｄ）であり得る。前記キャッピング半導体パターン１２７の少なくとも一部分内にドレーン領域が形成され得る。前記ドレーン領域は第２の導電形のドーパント（即ち、基板１００にドーピングされた第１の導電形と異なるドーパント）でドーピングされ得る。

多層誘電膜１６０が前記各垂直形活性パターン１３０の側壁及び前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの間に介在され得る。前記多層誘電膜１６０はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記トンネル誘電膜は前記垂直形活性パターン１３０の側壁に隣接することができ、前記ブロッキング誘電膜は前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧに隣接することができる。前記電荷格納膜は前記トンネル誘電膜及びブロッキング誘電膜の間に介在され得る。前記トンネル誘電膜は酸化物及び／又は酸化窒化物等を包含できる。前記ブロッキング誘電膜は前記トンネル誘電膜に比べて高い誘電常数を有する高誘電膜（例えば、ハフニウム酸化膜及び／又はアルミニウム酸化膜等のような金属酸化膜等）を包含できる。これに加えて、前記ブロッキング誘電膜は前記高誘電膜に比べて高いエネルギーバンドギャップを有する障壁誘電膜をさらに包含できる。前記障壁誘電膜は前記高誘電膜及び前記電荷格納膜の間に介在され得る。前記電荷格納膜は電荷を格納できる複数のトラップを有する誘電物質を包含できる。例えば、前記電荷格納膜は酸化物及び／又は金属酸化物等を包含できる。前記セルゲートパターンＣＧ及び垂直形活性パターン１３０の間の多層誘電膜１６０は論理データを格納するデータ格納要素として使用され得る。前記複数の選択ゲートパターンＧＳＧ、ＳＳＧ及び垂直形活性パターン１３０の間の多層誘電膜１６０は複数の選択トランジスターのゲート誘電膜として使用され得る。前記多層誘電膜１６０の少なくとも一部は水平的に延長されて前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの下部面及び上部面を覆うことができる。図１Ｃに開示されたように、一実施形態によれば、前記多層誘電膜１６０内のトンネル誘電膜、電荷格納膜及びブロッキング誘電膜全体が水平的に延長されて、前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの下部面及び上部面を覆うことができる。

前記各垂直形活性パターン１３０は１つの垂直形セルストリングを具現することができる。前記垂直形セルストリングは、互いに直列に連結され積層された複数のセルトランジスターを包含できる。また、前記垂直形セルストリングは順に積層された少なくとも１つの接地選択トランジスター、複数のセルトランジスター及び少なくとも１つのストリング選択トランジスターを包含できる。前記接地選択トランジスター、複数のセルトランジスター及びストリング選択トランジスターは互いに直列に連結され得る。前記セルトランジスターは前記各垂直形活性パターン１３０及び前記各セルゲートパターンＣＧの交差地点で定義され得る。前記接地選択トランジスターは前記各垂直形活性パターン１３０及び前記接地選択ゲートパターンＧＳＧの交差地点で定義され得り、前記ストリング選択トランジスターは前記各垂直形活性パターン１３０及び前記ストリング選択ゲートパターンＳＳＧの交差地点で定義され得る。前記垂直形セルストリングに含まれた接地選択、複数のセル及びストリング選択トランジスターは、前記垂直形活性パターン１３０の側壁に定義された複数の垂直形チャンネル領域を各々包含できる。最下部の接地選択ゲートパターンＧＳＧを含む接地選択トランジスターは前記接地選択ゲートパターンＧＳＧの下に定義される水平形チャンネル領域をさらに包含できる。

図１Ｃを参照すれば、バッファー誘電パターン１０３ａが前記各積層構造体１７０及び前記基板１００の間に配置され得る。バッファー誘電パターン１０３ａが複数の垂直活性パターン１３０の側壁に隣接するように配置され得る。このような場合に、前記垂直形活性パターン１３０は下へ突出／延長されて前記バッファー誘電膜１０３を貫通できる。したがって、前記垂直形活性パターン１３０は前記基板１００と接触され得る。前記バッファー誘電パターン１０３ａは酸化物を包含できる。キャッピング誘電パターン１３５が前記各積層構造体１７０及び前記各積層構造体を貫通する複数の垂直形活性パターン１３０の上に配置され得る。前記キャッピング誘電パターン１３５の両側壁はその下の積層構造体１７０の両側壁に各々整列され得る。前記キャッピング誘電パターン１３５は酸化物、窒化物及び／又は酸化窒化物等を包含できる。

図１Ａ乃至図１Ｃを参照すれば、前記積層構造体１７０の間の基板１００内に複数の共通ソース領域１５０が形成され得る。即ち、前記各積層構造体１７０の両側に隣接する基板１００内に前記複数の共通ソース領域１５０が各々配置され得る。前記共通ソース領域１５０は前記第１の方向に並べて延長され得る。前記共通ソース領域１５０は前記第１の方向と垂直である第２の方向へ互いに離隔され得る。前記第２の方向は前記基板１００の上部面と平行になることができる。前記第２の方向は図１Ａのｙ軸方向に該当する。前記積層構造体１７０及び共通ソース領域１５０は前記第２の方向に交互に反復的に配列され得る。前記共通ソース領域１５０は前記第２の導電形のドーパントでドーピングされ得る。即ち、前記共通ソース領域１５０は前記基板１００と異なるタイプのドーパントでドーピングされ、前記ドレーン領域と同一なドーパントでドーピングされ得る。

図１Ｃを参照すれば、複数の素子分離パターン１７７が前記複数の積層構造体１７０の間の空間を各々満たすことができる。即ち、前記各素子分離パターン１７７は前記各共通ソース領域１５０の上に配置され得る。前記素子分離パターン１７７の上部面は実質的に前記キャッピング誘電パターン１３５の上部面と共面（ｃｏｐｌａｎａｒ）をなすことができる。前記素子分離パターン１７７は酸化物、窒化物及び／又は酸化窒化物等を包含できる。

図１Ａ乃至図１Ｃを参照すれば、ストラッピングコンタクトプラグ（ｓｔｒａｐｐｉｎｇ ｃｏｎｔａｃｔ ｐｌｕｇ）１８０が前記素子分離パターン１７７を貫通して前記共通ソース領域１５０に電気的に接続され得る。この時、前記ストラッピングコンタクトプラグ１８０の両側に隣接する一対の積層構造体１７０の中で少なくとも１つは、平面的観点で、第１の部分及び前記第１の部分に比べて小さい幅を有する第２の部分を包含できる。図１Ｂは図１Ａの積層構造体１７０及びそれに隣接する共通ソース領域１５０を拡大した平面図である。図１Ｂは説明を簡単にするために図１Ａのビットライン１９０ａ及びストラッピングライン１９０ｂを省略した。

図１Ａ及び図１Ｂを参照すれば、上述したように、前記複数の積層構造体１７０は前記第１の方向に並べて延長され得る。この時、前記複数の積層構造体１７０は前記第２の方向に沿って実質的に同一なピッチＰ（ｐｉｔｃｈ）で配列され得る。

図１Ｂを参照すれば、前記積層構造体１７０は第１の部分１６８ａ及び第２の部分１６８ｂを包含できる。前記第１の部分１６８ａ及び第２の部分１６８ｂは前記第１の方向に整列され得る。前記第２の部分１６８ｂは前記第２の方向に前記第１の部分１６８ａより小さい幅を有することが望ましい。前記第１の部分１６８ａの全体は実質的に均一な第１の幅Ｗ１を有することができる。前記第２の部分１６８ｂの幅は前記第１の方向の位置にしたがって変化され得る。前記第２の部分１６８ｂの最小幅を第２の幅Ｗ２と定義する。一実施形態によれば、前記第２の部分１６８ｂの第２の幅Ｗ２は前記第２の部分１６８ｂの実質的な中心部であり得る。

図１Ｂを参照すれば、前記積層構造体１７０の第１の部分１６８ａは、前記第１の方向に並べて延長され、互いに対向された第１の側壁１７２ａ及び第２の側壁１７２ｂを有することができる。これと類似に、前記積層構造体１７０の第２の部分１６８ｂは互いに対向された第１の側壁１７３ａ及び第２の側壁１７３ｂを有することができる。前記第１の部分１６８ａの第１の側壁１７２ａ及び第２の側壁１７２ｂは前記第２の部分１６８ｂの第１の側壁１７３ａ及び第２の側壁１７３ｂに各々連結され得る。平面的観点で、前記第２の部分１６８ｂの第１の側壁１７３ａは前記第１の部分１６８ａの第１の側壁１７２ａを基準に横に凹んだ形態であり得る。即ち、前記第２の部分１６８ｂの第１の側壁１７３ａは前記第２の部分１６８ｂの第２の側壁１７３ｂに向かって凹んだ形態であり得る。前記第２の部分１６８ｂの第１の側壁１７３ａは丸い形態であり得る。

図１Ｂに示したように、一実施形態によれば、前記第２の部分１６８ｂの第２の側壁１７３ｂ及び前記第１の部分１６８ａの第２の側壁１７２ｂは前記第１の方向に延長された１つの平らな側壁（ａ ｆｌａｔ ｓｉｄｅｗａｌｌ）をなすことができる。

前記第１及び第２の部分１６８ａ、１６８ｂを有する積層構造体１７０横の共通ソース領域１５０は非ランディング部（ｎｏｎ−ｌａｎｄｉｎｇ ｐｏｒｔｉｏｎ）１４８ａ及びランディング部（ｌａｎｄｉｎｇ ｐｏｒｔｉｏｎ）１４８ｂを包含できる。前記非ランディング部１４８ａは前記積層構造体１７０の第１の部分１６８ａの横に位置することができ、前記ランディング部１４８ｂは前記積層構造体１７０の第２の部分１６８ｂの横に位置することができる。前記ストラッピングコンタクトプラグ１８０は前記ランディング部１４８ｂに電気的に接続され得る。前記ランディング部１４８ｂは前記非ランディング部１４８ａに比べて大きい幅を有することができる。前記積層構造体１７０の第１及び第２の部分１６８ａ、１６８ｂと類似に、前記非ランディング部１４８ａの全体は実質的に均一な幅Ｓ１を有することができ、前記ランディング部１４８ｂの幅は前記第１の方向の位置にしたがって変化され得る。前記積層構造体１７０の第２の部分１６８ｂによって、前記共通ソース領域１５０のランディング部１４８ｂは最大幅Ｓ２を有する部分を包含できる。前記積層構造体１７０の第１の部分１６８ａの第１の幅Ｗ１及び前記非ランディング部１４８ａの幅Ｓ１の合計は前記積層構造体１７０の第２の部分１６８ｂの第２の幅Ｗ２及び前記ランディング部１４８ｂの最大幅Ｓ２の合計と実質的に同一であり得る。前記ストラッピングコンタクトプラグ１８０は前記ランディング部１４８ｂに直接接触され得る。これとは異なり、前記共通ソース領域１５０の上部面の上に金属−半導体化合物パターン（図示せず）が形成でき、前記ストラッピングコンタクトプラグ１８０は前記金属−半導体化合物パターンに接触され得る。前記金属−半導体化合物パターンは前記素子分離パターン１７７の下に配置され得る。例えば、前記金属−半導体化合物パターンは金属シリサイドであり得る。

続いて、図１Ａ及び図１Ｂを参照すれば、前記複数の積層構造体１７０の各々が前記第１の部分１６８ａ及び第２の部分１６８ｂを有することができる。したがって、前記複数の共通ソース領域１５０の各々が前記非ランディング部１４８ａ及びランディング部１４８ｂを包含できる。複数の前記ストラッピングコンタクトプラグ１８０が前記複数の素子分離パターン１７７を貫通して前記複数の共通ソース領域１５０に各々電気的に接続され得る。前記複数の積層構造体１７０の第２の部分１６８ｂ及び前記複数のストラッピングコンタクトプラグ１８０は前記第２の方向に交互に反復的に配列され得る。

続いて、図１Ａ、図１Ｂ及び図１Ｃを参照すれば、層間誘電膜１８３が前記複数のストラッピングコンタクトプラグ１８０、複数の素子分離パターン１７７及び複数の垂直形活性パターン１３０の上に配置され得る。複数のビットライン１９０ａが前記層間誘電膜１８３の上に配置され得る。前記複数のビットライン１９０ａは前記複数の垂直形活性パターン１３０の上端に電気的に接続され得る。ストラッピングライン１９０ｂが前記層間誘電膜１８３の上に配置され得る。前記ストラッピングライン１９０ｂは前記複数のストラッピングコンタクトプラグ１８０の上部面と電気的に接続され得る。

図１Ｂに開示されたように、一実施形態によれば、前記複数のビットライン１９０ａ及びストラッピングライン１９０ｂは前記基板１００の上部面から実質的に同一なレベル（ｌｅｖｅｌ）に位置することができる。図１Ａに開示されたように、前記複数のビットライン１９０ａ及びストラッピングライン１９０ｂは前記第２の方向に並べて延長され得る。

前記ビットライン１９０ａは第１の導電プラグ１８５ａを経由して前記ビットライン１９０ａの下の垂直形活性パターン１３０と電気的に接続され得る。前記第１の導電プラグ１８５ａは前記ビットライン１９０ａ及び垂直形活性パターン１３０の間の層間誘電膜１８３及びキャッピング誘電パターン１３５を連続的に貫通できる。前記ストラッピングライン１９０ｂは第２の導電プラグ１８５ｂを経由して前記ストラッピングコンタクトプラグ１８０と電気的に接続され得る。前記第２の導電プラグ１８５ｂは前記ストラッピングライン１９０ｂ及びストラッピングコンタクトプラグ１８０の間の層間誘電膜１８３を貫通できる。前記導電プラグ１８５ａ、１８５ｂは金属（例えば、タングステン、銅又はアルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム又は窒化タンタル等）及び遷移金属（例えば、チタニウム又はタンタル等）等から選択された少なくとも１つを包含できる。前記ビットライン１９０ａ及びストラッピングライン１９０ｂは金属（例えば、タングステン、銅又はアルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム又は窒化タンタル等）及び遷移金属（例えば、チタニウム又はタンタル等）等から選択された少なくとも１つを包含できる。

一実施形態によれば、前記ストラッピングライン１９０ｂの下に位置された垂直形活性パターンはダミー（ｄｕｍｍｙ）垂直形活性パターンであり得る。これに加えて、前記ストラッピングライン１９０ｂに隣接する垂直形活性パターンもダミー垂直形活性パターンであり得る。前記ダミー垂直形活性パターンは垂直形セルストリングとして使用しないこともあり得る。前記ダミー垂直形活性パターンの上には前記第１の導電プラグ１８５ａが形成されないこともあり得る。したがって、前記ダミー垂直形活性パターンの機能を制限することができる。前記ダミー垂直形活性パターンはビットラインに電気的に接続されないこともあり得る。前記ダミー垂直形活性パターンの少なくとも一部は前記積層構造体１７０の前記第２の部分１６８ｂを貫通できる。

上述された３次元半導体記憶素子によれば、前記共通ソース領域１５０は前記ストラッピングコンタクトプラグ１８０を経由して前記ストラッピングライン１９０ｂに電気的に接続される。したがって、前記共通ソース領域１５０の抵抗を低くして３次元半導体記憶素子の信頼性を向上させ得る。また、前記積層構造体１７０は第１の部分１６８ａ及び前記第１の部分１６８ａより小さい幅を有する第２の部分１６８ｂを包含できる。これにしたがって、前記ストラッピングコンタクトプラグ１８０が前記共通ソース領域１５０と電気的に接続できる平面積を十分に確保できる。その結果、複数の積層構造体１７０の間の間隔を最小化した状態で、前記ストラッピングコンタクトプラグ１８０を前記共通ソース領域１５０に電気的に接続させ得る。特に、前記複数の積層構造体１７０を同一なピッチＰで配列させると共に、前記共通ソース領域１５０の前記ランディング部１４８ｂの幅を増加させ得る。結果的に、高集積化のために最適化された３次元半導体記憶素子を具現することができる。

上述された３次元半導体記憶素子で、前記多層誘電膜１６０の全体が水平的に延長されて前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの上部面及び下部面を覆うことができる。これとは異なり、前記多層誘電膜は他の形態を有することもできる。これについて図面を参照して説明する。

図２Ａは本発明の他の実施形態による３次元半導体記憶素子を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された断面図であり、図２Ｂは図２ＡのＡ部分を拡大した図面である。

図２Ａ及び図２Ｂを参照すれば、垂直形活性パターン２３０及び各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの間の多層誘電膜２６０はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記多層誘電膜２６０のトンネル誘電膜、電荷格納膜及びブロッキング誘電膜は各々図１Ｃの多層誘電膜１６０のトンネル誘電膜、電荷格納膜及びブロッキング誘電膜と同一な物質で形成され得る。

前記多層誘電膜２６０は第１のサブ膜２５５及び第２のサブ膜２５７を包含できる。前記第１のサブ膜２５５は垂直的に延長されて前記垂直形活性パターン２３０及び絶縁パターン１１０ａの間に介在され得る。前記第２のサブ膜２５７は水平的に延長されて前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの下部面及び上部面を覆うことができる。前記第１のサブ膜２５５は少なくとも前記トンネル誘電膜の一部分を包含でき、前記第２のサブ膜２５７は少なくとも前記ブロッキング誘電膜の一部分を包含できる。前記第１及び第２のサブ膜２５５、２５７の中でいずれか１つは前記電荷格納膜を包含できる。一実施形態によれば、前記第１のサブ膜２５５は前記トンネル誘電膜、電荷格納膜及び前記ブロッキング誘電膜の内に障壁誘電膜を包含でき、前記第２のサブ膜２５７は前記ブロッキング誘電膜内に高誘電膜を包含できる。しかし、本発明はこれに限定されない。前記第１及び第２のサブ膜２５５、２５７は他の組合せで構成されることもあり得る。

前記垂直形活性パターン２３０は第１の垂直形半導体パターン２２７及び第２の垂直形半導体パターン２２８を包含できる。前記第１の垂直形半導体パターン２２７は前記第２の垂直形半導体パターン２２８及び前記第１のサブ膜２５５の間に介在され得る。前記第１の垂直形半導体パターン２２７は前記第１のサブ膜２５５の延長部によって前記基板１００と接触されないこともあり得る。前記第２の垂直形半導体パターン２２８は前記第１の垂直形半導体パターン２２７及び前記基板１００と接触され得る。充填誘電パターン１２５が前記第２の垂直形半導体パターン２２８で囲まれた内部空間を満たすことができる。前記垂直形活性パターン２３０は前記第１及び第２の垂直形半導体パターン２２７、２２８及び前記充填誘電パターン１２５の上に配置されたキャッピング半導体パターン１２７をさらに包含できる。

一方、図１Ａ、１Ｂ及び図１Ｃを参照して説明した積層構造体１７０の第２の部分１６８ｂの第２の側壁１７３ｂは、前記第１の部分１６８ａの第２の側壁１７２ｂと共に１つの平らな側壁をなすことができる。これとは異なり、前記積層構造体１７０の第２の部分の第２の側壁は他の形態であり得る。これについて図面を参照して説明する。

図３Ａは本発明のその他の実施形態による３次元半導体記憶素子を示す平面図であり、図３Ｂは図３Ａの積層構造体の一部を拡大した平面図である。

図３Ａ及び図３Ｂを参照すれば、ストラッピングコンタクトプラグ１８０の両側に隣接する一対の積層構造体１７０は前記ストラッピングコンタクトプラグ１８０を基準に対称的な構造を有することができる。図３Ｂに開示されたように、前記積層構造体１７０は第１の部分１６８ａ及び第２の部分１６８ｂ’を包含できる。前記第２の部分１６８ｂ’の第１の側壁１７３ａは前記第１の部分１６８ａの第１の側壁１７２ａを基準に横に凹んだ形状であり得る。これと同様に、前記第２の部分１６８ｂ’の第２の側壁１７３ｂ’は前記第１の部分１６８ａの第２の側壁１７２ｂを基準に横に凹んだ形態であり得る。即ち、前記第２の部分１６８ｂ’の第１の側壁１７３ａ及び第２の側壁１７３ｂ’は互いに向かって凹んだ形態であり得る。これにしたがって、前記一対の積層構造体１７０の第２の部分１６８ｂ’の前記ストラッピングコンタクトプラグ１８０に隣接する側壁は全て凹んだ形態であり得る。図３Ａに示したように、本実施形態でも、前記積層構造体１７０は前記第２の方向に同一なピッチＰで配列され得る。結果的に、前記ストラッピングコンタクトプラグ１８０が連結される共通ソース領域１５０のランディング部１４８ｂ’の幅は制限された面積内でさらに増加され得る。本実施形態でも、前記ランディング部１４８ｂ’の最大幅Ｓ２’及び前記積層構造体１７０の第２の部分１６８ｂ’の最小幅Ｗ２’の合計は共通ソース領域１５０の非ランディング部１４８ａの幅Ｓ１及び積層構造体１７０の第１の部分１６８ａの幅Ｗ１の合計と同一であり得る。

図２Ａ及び図２Ｂを参照して説明した垂直形活性パターン２３０及び多層誘電膜２６０は、図３Ａ及び図３Ｂに開示された３次元半導体記憶素子にも適用され得る。

上述した実施形態によれば、前記各共通ソース領域１５０の上に前記ストラッピングコンタクトプラグ１８０が配置され得る。これとは異なり、前記共通ソース領域１５０の中で一部の上にはストラッピングコンタクトプラグが形成されないこともあり得る。これについて図面を参照して説明する。

図４Ａは本発明のその他の実施形態による３次元半導体記憶素子を示す平面図であり、図４Ｂは図４ＡのＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿って切断された断面図である。

図４Ａ及び図４Ｂを参照すれば、複数のストラッピングコンタクトプラグ１８０は複数の前記共通ソース領域の中から選択された共通ソース領域１５０ａの上に電気的に接続され得る。前記共通ソース領域の中で非選択された共通ソース領域１５０’の上には前記ストラッピングコンタクトプラグが配置されないこともあり得る。前記ストラッピングコンタクトプラグ１８０は前記第２の方向に配列され得り、前記ストラッピングコンタクトプラグ１８０の間に前記非選択された共通ソース領域が配置され得る。前記ストラッピングコンタクトプラグ１８０はストラッピングライン１９０ｂと電気的に接続される。本実施形態によれば、前記ストラッピングライン１９０ｂ下のストラッピングコンタクトプラグ１８０の個数は前記ストラッピングライン１９０ｂ下の共通ソース領域１５０ａ、１５０’の個数より小さいことがあり得る。

前記ストラッピングコンタクトプラグ１８０と電気的に接続された前記選択された共通ソース領域１５０ａの各々は、図３Ａ及び図３Ｂを参照して説明した非ランディング部１４８ａ及びランディング部１４８ｂ’を包含できる。この場合に、前記複数の積層構造体１７０ａの前記第２の部分の側壁は図３Ｂに示したように全て凹んだ形態を有することができる。

これとは異なり、前記ストラッピングコンタクトプラグ１８０の両側に配置された前記一対の積層構造体１７０の各々は、図１Ａ及び図１Ｂを参照して説明したように第１の部分１６８ａ及び第２の部分１６８ｂを包含できる。即ち、前記各第２の部分１６８ｂの両側壁の中で１つのみが凹んだ形態を有することができる。この場合に、前記ストラッピングコンタクトプラグ１８０の両側に配置された２つの隣接する積層構造体１７０は、凹んだ側壁がそれらの間の前記ストラッピングコンタクトプラグ１８０を向かうように配置され得る。本実施形態で、前記非選択された共通ソース領域１５０’は前記ランディング部１４８ｂ又は１４８ｂ’を包含しないこともあり得る。即ち、前記非選択された共通ソース領域１５０’は実質的に均一な幅を有することもあり得、前記非選択された共通ソース領域１５０’の幅は前記選択された共通ソース領域１５０ａの非ランディング部１４８ａの幅と実質的に同一であり得る。一実施形態によれば、均一な幅を有する少なくとも１つの追加積層構造体１７０’が前記隣接する２つのストラッピングコンタクトプラグ１８０の間に配置され得る。本実施形態で、前記積層構造体１７０及び１７０’は前記第２の方向に一定なピッチＰを有するように配列され得る。

図４Ｂに開示されたように、基板１００の内に前記共通ソース領域１５０と同一なタイプのドーパントでドーピングされた接続ドーピングされた領域２００（ｃｏｎｎｅｃｔｉｏｎ ｄｏｐｅｄ ｒｅｇｉｏｎ）が配置され得る。図４Ａに開示されたように、前記接続ドーピングされた領域２００は前記第２の方向に延長されて、前記選択された共通ソース領域１５０ａ及び前記非選択された共通ソース領域１５０’と連結され得る。即ち、前記非選択された共通ソース領域１５０’及び前記選択された共通ソース領域１５０ａは前記接続ドーピングされた領域２００を通じて互いに電気的に接続され得る。一実施形態によれば、前記接続ドーピングされた領域２００はストラッピングライン１９０ｂの下に配置され得る。言い換えれば、前記接続ドーピングされた領域２００及びストラッピングライン１９０ｂは重畳され得る。したがって、前記接続ドーピングされた領域２００は前記選択された共通ソース領域１５０ａのランディング部と接続され得る。前記非選択された共通ソース領域１５０’は前記接続ドーピングされた領域２００を経由して前記選択された共通ソース領域１５０ａの上のストラッピングコンタクトプラグ１８０と電気的に接続され得る。

次に、本発明の実施形態による３次元半導体記憶素子の製造方法を、図面を参照して説明する。

図５Ａ乃至図５Ｆは本発明の一実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された断面図である。

図５Ａを参照すれば、第１の導電形のドーパントでドーピングされた基板１００の上にバッファー誘電膜１０３を形成できる。前記バッファー誘電膜１０３の上に複数の犠牲膜１０５及び複数の絶縁膜１１０を交互に反復的に積層させ得る。前記複数の犠牲膜１０５は前記絶縁膜１１０に対して蝕刻選択比を有する物質で形成され得る。例えば、前記絶縁膜１１０は酸化膜で形成でき、前記犠牲膜１０５は窒化膜で形成され得る。

前記絶縁膜１１０、犠牲膜１０５及びバッファー誘電膜１０３を連続的にパターニングして複数のチャンネルホール１１５を形成する。前記チャンネルホール１１５は前記基板１００を露出させ得る。前記チャンネルホール１１５を有する基板１００の上に半導体膜をコンフォーマルに形成し、前記半導体膜上に前記チャンネルホール１１５を満たす充填誘電膜を形成できる。前記充填誘電膜は酸化膜、窒化膜及び／又は酸化窒化膜等で形成され得る。前記充填誘電膜及び半導体膜を最上部の前記絶縁膜が露出されるまで平坦化することで、前記各チャンネルホール１１５の内に垂直形半導体パターン１２０及び充填誘電パターン１２５を形成できる。前記垂直形半導体パターン１２０及び前記充填誘電パターン１２５をリセスすることで、前記垂直形半導体パターン１２０及び充填誘電パターン１２５の上端が前記最上部の絶縁膜の上部面より低いレベルに位置することができる。続いて、前記基板１００の上にキャッピング半導体膜を形成できる。前記キャッピング半導体膜は前記垂直形半導体パターン１２０及び充填誘電パターン１２５の上の前記チャンネルホール１１５を満たすことができる。前記キャッピング半導体膜を前記最上部の絶縁膜が露出されるまで平坦化することで、キャッピング半導体パターン１２７を形成できる。前記垂直形半導体パターン１２０及びキャッピング半導体パターン１２７は垂直形活性パターン１３０を構成することができる。少なくとも前記キャッピング半導体パターン１２７の一部内に第２の導電形のドーパントを提供してドレーン領域を形成できる。

図５Ｂを参照すれば、前記垂直形活性パターン１３０及び最上部の絶縁膜の上にキャッピング誘電膜を形成できる。前記キャッピング誘電膜、複数の絶縁膜１１０、複数の犠牲膜１０５及びバッファー誘電膜１０３を連続的にパターニングして、順に積層されたバッファー誘電パターン１０３ａ、予備モールド構造体１４０及び前記キャッピング誘電パターン１３５を形成できる。この時、基板１００の上に複数の前記予備モールド構造体１４０が形成され得る。前記複数の予備モールド構造体１４０の間にトレンチ１４５が形成される。前記各予備モールド構造体１４０は交互に反復的に積層された複数の犠牲パターン１０５ａ及び複数の絶縁パターン１１０ａを包含できる。したがって、前記複数の犠牲パターン１０５ａは前記複数のトレンチ１４５によって露出され得る。前記各予備モールド構造体１４０は複数の垂直形活性パターン１３０を包含できる。

図１Ａの積層構造体１７０のように、平面的観点で前記複数の予備モールド構造体１４０は第１の方向に並べて延長され得る。平面的観点で前記予備モールド構造体１４０は前記第１の方向と垂直である第２の方向に同一なピッチで配列され得る。一実施形態によれば、前記各予備モールド構造体１４０は第１の部分及び第２の部分を包含できる。前記予備モールド構造体１４０の第１の部分は前記第２の方向に第１の幅Ｗ１を有し、前記予備モールド構造体１４０の第２の部分は前記第２の方向に前記第１の幅Ｗ１より小さい幅を有することができる。前記予備モールド構造体１４０の第２の部分は第２の幅Ｗ２を有することができる。前記予備モールド構造体１４０の第２の部分の前記第２の幅Ｗ２は前記予備モールド構造体１４０の第２の部分の最小幅であり得る。平面的観点で、前記予備モールド構造体１４０は図１Ａの積層構造体１７０の平面形態と実質的に同一な形態を有することができる。

前記トレンチ１４５の下の基板１００内に前記第２の導電形のドーパントを提供して複数の共通ソース領域１５０を形成できる。前記予備モールド構造体１４０の形態によって、前記共通ソース領域１５０は図１Ａ及び図１Ｂを参照して説明した形態に形成され得る。

図５Ｃを参照すれば、前記トレンチ１４５に露出された複数の犠牲パターン１０５ａを除去して空き領域１５５を形成できる。したがって、モールド構造体１４０ａが形成され得る。前記モールド構造体１４０ａは前記積層された複数の絶縁パターン１１０ａ及び前記複数の絶縁パターン１１０ａの間の前記複数の空き領域１５５を包含できる。一実施形態によれば、前記複数の空き領域１５５は前記垂直形活性パターン１３０の側壁の一部分を露出させ得る。

図５Ｄを参照すれば、前記空き領域１５５を有する基板１００の上に多層誘電膜１６０をコンフォーマルに形成できる。前記多層誘電膜１６０は前記空き領域１５５の内面の上に実質的に均一な厚さに形成され得る。

前記多層誘電膜１６０を有する基板１００の上に前記空き領域１５５を満たすゲート導電膜１６５を形成できる。前記ゲート導電膜１６５は前記トレンチ１４５を部分的に満たすことができる。しかし、本発明はこれに限定されない。

図５Ｅを参照すれば、前記複数の空き領域１５５外部の前記ゲート導電膜１６５を除去して、前記複数の空き領域１５５を各々満たす複数のゲートパターンＧＳＧ、ＣＧ、ＳＳＧを形成できる。前記複数の空き領域１５５外部の前記ゲート導電膜１６５を除去することによって、前記複数のゲートパターンＧＳＧ、ＣＧ、ＳＳＧが互いに分離できる。交互に反復的に積層された複数のゲートパターンＧＳＧ、ＣＧ、ＳＳＧ及び複数の絶縁パターン１１０ａは積層構造体１７０に包含され得る。

一実施形態によれば、前記空き領域１５５外部の前記多層誘電膜１６０を除去できる。これとは異なり、前記空き領域１５５外部の前記多層誘電膜１６０の少なくとも一部は残存されることもあり得る。

続いて、トレンチ１４５を満たす素子分離膜を基板１００の上に形成し、前記素子分離膜を平坦化させて、前記トレンチ１４５を満たす素子分離パターン１７７を形成できる。

図５Ｆを参照すれば、前記素子分離パターン１７７を貫通して前記共通ソース領域１５０に各々電気的に接続される複数のストラッピングコンタクトプラグ１８０を形成できる。

続いて、前記基板１００の全面の上に層間誘電膜１８３を形成できる。前記層間誘電膜１８３及びキャッピング誘電パターン１３５を連続的に貫通して前記垂直形活性パターン１３０の上端に接触した第１の導電プラグ１８５ａが形成され得る。この時、図１Ａ、図１Ｂ及び図１Ｃを参照して説明したダミー垂直形活性パターンに使用される垂直形活性パターンの上には前記第１の導電プラグ１８５ａが形成されないこともあり得る。前記層間誘電膜１８３を貫通して前記ストラッピングコンタクトプラグ１８０と接触した第２の導電プラグ１８５ｂが形成され得る。前記第１及び第２の導電プラグ１８５ａ、１８５ｂは同時に形成され得る。

前記層間誘電膜１８３の上に図１Ａ及び図１Ｃの複数のビットライン１９０ａ及びストラッピングライン１９０ｂを形成できる。以上より、図１Ａ、図１Ｂ及び図１Ｃを参照して説明した３次元半導体記憶素子を具現することができる。

次に、図２Ａ及び図２Ｂに開示された３次元半導体記憶素子の製造方法を特徴的な部分を中心に説明する。

図６Ａ及び図６Ｂは本発明の他の実施形態による３次元半導体記憶素子の製造方法を説明するために図１ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された断面図である。

図６Ａを参照すれば、基板１００の上にバッファー誘電膜１０３を形成でき、前記バッファー誘電膜１０３の上に複数の犠牲膜１０５及び複数の絶縁膜１１０を交互に反復的に積層させ得る。前記複数の絶縁膜１１０、複数の犠牲膜１０５及びバッファー誘電膜１０３を連続的にパターニングして複数のチャンネルホール１１５を形成できる。

前記複数のチャンネルホール１１５を有する基板１００の上に第１のサブ膜２５５をコンフォーマルに形成できる。前記第１のサブ膜２５５の上に第１の半導体膜をコンフォーマルに形成できる。前記チャンネルホール１１５の下の基板１００が露出されるまで前記第１の半導体膜及び第１のサブ膜２５５を連続的に異方性蝕刻できる。これにしたがって、前記チャンネルホール１１５の側壁の上に第１の垂直形半導体パターン２２７が形成され得る。前記第１のサブ膜２５５は前記チャンネルホール１１５の側壁及び前記第１の垂直形半導体パターン２２７の間に介在され得る。前記チャンネルホール１１５の底面上及び最上部の絶縁膜上の第１のサブ膜２５５は前記異方性蝕刻によって除去できる。

図６Ｂを参照すれば、続いて、前記基板１００の全面の上に第２の半導体膜をコンフォーマルに形成し、前記第２の半導体膜の上に前記チャンネルホール１１５を満たす充填誘電膜を形成できる。前記充填誘電膜及び第２の半導体膜を前記最上部の絶縁膜が露出されるまで平坦化させ得る。したがって、前記チャンネルホール１１５の内に第２の垂直形半導体パターン２２８及び充填誘電パターン１２５が形成され得る。前記第２の垂直形半導体パターン２２８は前記第１の垂直形半導体パターン２２７及び前記チャンネルホール１１５の下の基板１００と接触することができる。前記第１及び第２の垂直形半導体パターン２２７、２２８と充填誘電パターン１２５の上端をリセスし、キャッピング半導体パターン１２７を形成できる。前記第１及び第２の垂直形活性パターン２２７、２２８と前記キャッピング半導体パターン１２７は垂直形活性パターン２３０に包含され得る。少なくとも前記キャッピング半導体パターン１２７の一部分の内にドレーン領域を形成できる。

続いて、前記基板１００全面の上にキャッピング誘電膜を形成できる。前記キャッピング誘電膜、複数の絶縁膜１１０、複数の犠牲膜１０５及びバッファー誘電膜１０３を連続的にパターニングして、トレンチ１４５と、順に積層されたバッファー誘電パターン１０３ａと、予備モールド構造体と、前記キャッピング誘電パターン１３５とを形成できる。前記予備モールド構造体は交互に反復的に積層された複数の犠牲パターン及び絶縁パターン１１０ａを包含できる。前記犠牲パターンを除去して複数の空き領域１５５を形成できる。前記複数の空き領域１５５は前記垂直形活性パターン２３０の側壁の上の第１のサブ膜２５５を露出させ得る。

前記複数の空き領域１５５を有する基板１００の上に第２のサブ膜２５７をコンフォーマルに形成できる。前記第２のサブ膜２５７は前記複数の空き領域１５５の内面の上に実質的に均一な厚さに形成され得る。前記第１及び第２のサブ膜２５５、２５７は多層誘電膜２６０に包含され得る。以後の後続工程は図５Ｄ乃至図５Ｆを参照して説明した方法と同様に遂行できる。以上より、図２Ａ及び図２Ｂに開示された３次元半導体記憶素子を具現することができる。

一方、図５Ａ乃至図５Ｆを参照して説明した３次元半導体記憶素子の製造方法で、図５Ｂの予備モールド構造体１４０の平面形態を図３Ａ及び図３Ｂを参照して説明した複数の積層構造体１７０ａの平面形態に形成できる。以上より、図３Ａ及び図３Ｂに開示された３次元半導体記憶素子を具現することができる。

図４Ａ及び図４Ｂに開示された３次元半導体記憶素子の製造方法を特徴的な部分を中心に説明する。図４Ａ及び図４Ｂに開示された３次元半導体記憶素子の製造方法も図５Ａ乃至図５Ｆを参照して説明した製造方法と類似である。但し、図７に開示されたように、図４Ａ及び図４Ｂの接続ドーピングされた領域２００は複数の犠牲膜１０５及び複数の絶縁膜１１０を形成する前に形成され得る。前記接続ドーピングされた領域２００は前記接続ドーピングされた領域２００を定義するマスクパターンを利用して形成できる。前記バッファー誘電膜１０３は前記接続ドーピングされた領域２００を形成するためのイオン注入バッファー膜に使用され得る。これとは異なり、前記接続ドーピングされた領域２００を形成した後に、前記バッファー誘電膜１０３を形成できる。また、図５Ｂの予備モールド構造体１４０の平面形態を図４Ａ及び図４Ｂの積層構造体１７０、１７０’の平面形態に形成できる。それ以外の製造工程は図５Ａ乃至図５Ｆを参照して説明した方法と同様に遂行できる。以上より、図４Ａ及び図４Ｂに図示された３次元半導体記憶素子を具現することができる。

図８Ａは本発明の実施形態による３次元半導体記憶素子を示す平面図であり、図８Ｂは図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されて併合された断面図であり、図８Ｃは図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。図８Ｄは図８Ａの３次元半導体記憶素子に複数のビットライン及びストラッピングラインを追加した平面図である。

図８Ａ、図８Ｂ及び図８Ｃを参照すれば、基板３００の内に第１の導電形のドーパントでドーピングされたウェル領域３０１が配置され得る。前記ウェル領域３０１の上に複数の積層構造体３７０ａ、３７０ｂが配置され得る。図８Ａに開示されたように、前記複数の積層構造体３７０ａ、３７０ｂは第１の方向に並べて延長され得る。前記複数の積層構造体３７０ａ、３７０ｂは前記第１の方向と垂直である第２の方向に互いに離隔され得る。前記第１及び第２の方向は前記基板３００の上部面と平行になることができる。前記第１の方向は図８Ａのｘ軸方向に該当でき、前記第２の方向は図８Ａのｙ軸方向に該当する。

図８Ｂ及び図８Ｃに開示されたように、前記各積層構造体３７０ａ、３７０ｂ（ｅａｃｈ ｏｆ ｔｈｅ ｓｔａｃｋ−ｓｔｒｕｃｔｕｒｅｓ）は交互に反復的に積層された複数のゲートパターンＧＳＧ、ＣＧ、ＳＳＧ及び複数の絶縁パターン３１０ａを包含できる。前記各積層構造体３７０ａ、３７０ｂ内の複数のゲートパターンＧＳＧ、ＣＧ、ＳＳＧは少なくとも一層の接地選択ゲートパターンＧＳＧ、前記接地選択ゲートパターンＧＳＧの上に積層された複数のセルゲートパターンＣＧ及び最上部のセルゲートパターンの上に積層された少なくとも一層のストリング選択ゲートパターンＳＳＧを包含できる。一実施形態によれば、前記各積層構造体３７０ａ、３７０ｂは、最下部のセルゲートパターンの下に積層された複数の接地選択ゲートパターンＧＳＧ及び／又は最上部のセルゲートパターンの上に積層された複数のストリング選択ゲートパターンＳＳＧを包含できる。前記各積層構造体３７０ａ、３７０ｂ内の複数の絶縁パターン３１０ａの厚さは、素子が要求する特性を充足させるために多様な形態で具現され得る。

前記複数の絶縁パターン３１０ａは酸化物を包含できる。前記複数のゲートパターンＧＳＧ、ＣＧ、ＳＳＧは導電物質を包含できる。例えば、前記ゲートパターンＧＳＧ、ＣＧ、ＳＳＧはドーピングされた半導体（例えば、ドーピングされたシリコン等）、金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）又は遷移金属（例えば、チタニウム、タンタル等）等から選択された少なくとも１つを包含できる。

複数の垂直形活性パターン３３０が前記各積層構造体３７０ａ、３７０ｂを貫通できる。前記垂直形活性パターン３３０は前記ウェル領域３０１と接触することができる。前記垂直形活性パターン３３０はパイプ形態又はマカロニ形態を有する垂直形半導体パターン３２０を包含できる。前記垂直形半導体パターン３２０の内部は充填誘電パターン３２５によって満たされ得る。前記垂直形活性パターン３３０は前記充填誘電パターン３２５及び垂直形半導体パターン３２０の上に配置されたキャッピング半導体パターン３２７をさらに包含できる。前記垂直形及びキャッピング半導体パターン３２０、３２７は前記基板３００と同一な半導体元素を包含できる。例えば、前記基板３００がシリコン基板である場合に、前記垂直形及びキャッピング半導体パターン３２０、３２７はシリコンを包含できる。前記垂直形及びキャッピング半導体パターン３２０、３２７は結晶状態であり得る。前記垂直形半導体パターン３２０は前記第１の導電形のドーパントでドーピングされるか、アンドープされた状態であり得る。前記キャッピング半導体パターン３２７の少なくとも一部分内にドレーン領域が配置され得る。前記ドレーン領域は前記第１の導電形のドーパントと異なる第２の導電形のドーパントでドーピングされ得る。前記ドレーン領域の下部面は最上位の前記ストリング選択ゲートパターンＳＳＧの上部面のレベルに近接したレベルに位置することができる。

多層誘電膜３６０が前記各垂直形活性パターン３３０の側壁及び前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの間に介在され得る。前記多層誘電膜３６０はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記トンネル誘電膜は前記垂直形活性パターン３３０の側壁に隣接し、前記ブロッキング誘電膜は前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧに隣接する。前記電荷格納膜は前記トンネル誘電膜及びブロッキング誘電膜の間に介在され得る。前記トンネル誘電膜は酸化物及び／又は酸化窒化物等を包含できる。前記ブロッキング誘電膜は前記トンネル誘電膜に比べて高い誘電常数を有する高誘電膜（例えば、ハフニウム酸化膜及び／又はアルミニウム酸化膜等のような金属酸化膜等）を包含できる。これに加えて、前記ブロッキング誘電膜は前記高誘電膜に比べて高いエネルギーバンドギャップを有する障壁誘電膜をさらに包含できる。前記障壁誘電膜は前記高誘電膜及び前記電荷格納膜の間に介在され得る。前記電荷格納膜は電荷を格納できる複数のトラップを有する誘電物質を包含できる。例えば、前記電荷格納膜は酸化物及び／又は金属酸化物等を包含できる。前記セルゲートパターンＣＧ及び垂直形活性パターン３３０の間の多層誘電膜３６０は論理データを格納するデータ格納要素として使用され得る。前記各選択ゲートパターンＧＳＧ、ＳＳＧ及び垂直形活性パターン３３０の間の多層誘電膜３６０は複数の選択トランジスターのゲート誘電膜として使用され得る。前記多層誘電膜３６０の少なくとも一部は水平的に延長されて前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの下部面及び上部面を覆うことができる。図８Ｃに開示されたように、一実施形態によれば、前記多層誘電膜３６０の全体（即ち、トンネル誘電膜、電荷格納膜及びブロッキング誘電膜）が水平的に延長されて、前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの下部面及び上部面を覆うことができる。

前記各垂直形活性パターン３３０は１つの垂直形セルストリングを具現することができる。前記垂直形セルストリングは積層され、互いに直列に連結された複数のセルトランジスターを包含できる。また、前記垂直形セルストリングは積層されたセルトランジスターの下に配置された少なくとも１つの接地選択トランジスター及び前記積層された複数のセルトランジスターの上に積層された少なくとも１つのストリング選択トランジスターをさらに包含できる。前記セルトランジスターは前記各垂直形活性パターン３３０及び前記各セルゲートパターンＣＧの交差地点で定義され得り、前記接地選択トランジスターは前記各垂直形活性パターン３３０及び前記接地選択ゲートパターンＧＳＧの交差地点で定義され得る。前記ストリング選択トランジスターは前記各垂直形活性パターン３３０及び前記ストリング選択ゲートパターンＳＳＧの交差地点で定義され得る。前記接地選択、セル及びストリング選択トランジスターは前記垂直形活性パターン３３０の側壁に定義された複数の垂直形チャンネル領域を各々包含できる。最下部の接地選択ゲートパターンＧＳＧを含む接地選択トランジスターは前記最下部の接地選択ゲートパターンＧＳＧ下の基板３００に定義された水平形チャンネル領域をさらに包含できる。

バッファー誘電パターン３０３ａが前記各積層構造体３７０ａ、３７０ｂ及び前記基板３００の間に配置され得る。前記垂直形活性パターン３３０は下に延長されて前記バッファー誘電パターン３０３ａを貫通できる。したがって、前記垂直形活性パターン３３０は前記ウェル領域３０１と接触され得る。前記バッファー誘電パターン３０３ａは酸化物を包含できる。キャッピング誘電パターン３３５が前記各積層構造体３７０ａ、３７０ｂの上に配置され得る。前記キャッピング誘電パターン３３５は前記各積層構造体３７０ａ、３７０ｂを貫通する垂直形活性パターン３３０の上に配置され得る。前記キャッピング誘電パターン３３５の両側壁はその下の積層構造体３７０ａ又は３７０ｂの両側壁に各々整列され得る。前記キャッピング誘電パターン３３５は酸化物、窒化物及び／又は酸化窒化物等を包含できる。

続いて、図８Ａ、図８Ｂ及び図８Ｃを参照すれば、前記複数の積層構造体３７０ａ、３７０ｂは第１の積層構造体３７０ａ及び第２の積層構造体３７０ｂを包含できる。互いに隣接する一対の第１の積層構造体３７０ａの間に前記第１の方向に延長された第１のトレンチ３４５ａが定義され得る。前記第１の積層構造体３７０ａは前記第２の方向に同一なピッチで配列され得る。前記第１のトレンチ３４５ａの下の基板１００内に共通ソース領域３５０が配置され得る。より具体的に、前記共通ソース領域３５０は前記第１のトレンチ３４５ａの下の前記ウェル領域３０１内に形成され得る。前記共通ソース領域３５０は前記第２の導電形のドーパントでドーピングされる。即ち、前記共通ソース領域３５０は前記ウェル領域３０１と異なるタイプのドーパントでドーピングされる。前記共通ソース領域３５０の下部面は前記ウェル領域３０１の下部面より高いレベルに位置することができる。前記第１のトレンチ３４５ａによって、前記共通ソース領域３５０も前記第１の方向に延長される。

前記第１のトレンチ３４５ａは第１の領域及び第２の領域を含む。前記第１の領域及び第２の領域は前記第１の方向に沿って配列され得る。前記第１のトレンチ３４５ａの前記第２の領域は前記第２の方向に前記第１の領域より大きい幅を有することが望ましい。より具体的に、前記第１のトレンチ３４５ａの第１の領域は前記第２の方向に第１の幅Ｄ１を有することができ、前記第１のトレンチ３４５ａの第２の領域は前記第２の方向に第２の幅Ｄ２を有することができる。この時、前記第２の領域の第２の幅Ｄ２は前記第１の領域の第１の幅Ｄ１より大きくなり得る。前記第１の領域の前記第１の幅Ｄ１は実質的に均一であり得る。前記第２の領域の前記第２の幅Ｄ２は前記第１の方向の位置にしたがって変化され得る。前記第１のトレンチ３４５ａの形態によって、前記共通ソース領域３５０は非ランディング部及びランディング部を包含できる。前記ランディング部の前記第２の方向の幅は前記非ランディング部の前記第２の方向の幅より大きい。前記共通ソース領域３５０の非ランディング部は前記第１のトレンチ３４５ａの前記第１の領域の下に配置され、前記共通ソース領域３５０のランディング部は前記第１のトレンチ３４５ａの前記第２の領域の下に配置される。

前記第１のトレンチ３４５ａの両内側壁の上に一対の第１の絶縁スペーサー３７８ａが配置され得る。前記第１のトレンチ３４５ａの前記両内側壁は実質的に前記第１の方向に延長され得る。前記第１のトレンチ３４５ａの第１の領域内の前記一対の第１の絶縁スペーサー３７８ａは互いに接触され得る。これと異なり、相対的に広い幅を有する前記第１のトレンチ３４５ａの第２の領域内の前記一対の第１の絶縁スペーサー３７８ａは前記第２の方向に互いに離隔され得る。これにしたがって、前記第１のトレンチ３４５ａの前記第２の領域内に前記一対の第１の絶縁スペーサー３７８ａで囲まれたホール３８０ａが定義される。前記第１の絶縁スペーサー３７８ａは実質的に均一な幅を有することができる。この時、前記第１のトレンチ３４５ａの前記第２の領域の第２の幅Ｄ２が前記第１の領域の第１の幅Ｄ１より大きいので、前記第２の領域内に前記ホール３８０ａが定義され得る。前記第１の絶縁スペーサー３７８ａは酸化物、窒化物及び／又は酸化窒化物等を包含できる。

前記第１のトレンチ３４５ａを定義する一対の第１の積層構造体３７０ａの各々は前記第１の領域の横に位置された第１の部分及び前記第２の領域の横に位置された第２の部分を包含できる。この時、前記第２の部分の前記第２の方向の幅Ｗｂは前記第１の部分の前記第２の方向の幅Ｗａより小さいこともあり得る。例えば、前記第１の積層構造体３７０ａの前記第２の部分の幅Ｗｂが前記第１の部分の幅Ｗａより小さいので、前記第１のトレンチ３４５ａの前記第２の領域の第２の幅Ｄ２が前記第１の領域の第１の幅Ｄ１より大きくなり得る。前記第１のトレンチ３４５ａの一内側壁は前記第１の積層構造体３７０ａの前記第１の部分の一側壁及び前記第２の部分の一側壁でなされ得る。この時、前記第２の部分の前記一側壁は前記第１の部分の前記一側壁を基準に横に凹んだ形態であり得る。

ストラッピングコンタクトプラグ３８５ａが前記ホール３８０ａ内に配置される。前記ストラッピングコンタクトプラグ３８５ａは前記共通ソース領域３５０と電気的に接続される。前記第１の積層構造体３７０ａは複数の前記第１のトレンチ３４５ａを定義することができる。複数の前記ストラッピングコンタクトプラグ３８５ａが前記第１のトレンチ３４５ａの第２の領域内に定義された複数の前記ホール３８０ａ内に配置されて、複数の前記共通ソース領域３５０に各々電気的に接続され得る。図８Ａに開示されたように、前記第１の積層構造体３７０ａ及び前記ストラッピングコンタクトプラグ３８５ａは前記第２の方向に交互に配列され得る。前記ストラッピングコンタクトプラグ３８５ａは導電物質を含む。例えば、前記ストラッピングコンタクトプラグ３８５ａは金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）又は遷移金属（例えば、チタニウム、タンタル等）等の少なくとも１つを包含できる。

前記第１の方向に延長された第２のトレンチ３４５ｂが隣接する一対の前記第２の積層構造体３７０ｂの間で定義され得る。前記第２のトレンチ３４５ｂは前記第２の方向に第３幅Ｄ３を有することができる。前記第２のトレンチ３４５ｂの前記第３幅Ｄ３は実質的に均一であり得る。前記第２のトレンチ３４５ｂの下の前記ウェル領域３０１の内にウェルピックアップ領域３０２（ｗｅｌｌ ｐｉｃｋｕｐ ｒｅｇｉｏｎ）が配置され得る。前記ウェルピックアップ領域３０２は前記ウェル領域３０１と同一なタイプのドーパント（即ち、前記第１の導電形のドーパント）でドーピングされ得る。前記ウェルピックアップ領域３０２は前記ウェル領域３０１より高いドーパント濃度を有することができる。

前記第２のトレンチ３４５ｂの両内側壁の上に一対の第２の絶縁スペーサー３７８ｂが各々配置され得る。前記第２のトレンチ３４５ｂの前記両内側壁は前記第１の方向に並べて延長され得る。前記第２のトレンチ３４５ｂの前記第３幅Ｄ３は前記第１のトレンチ３４５ａの第１の領域の第１の幅Ｄ１より大きい。前記一対の第２の絶縁スペーサー３７８ｂは前記第２の方向に互いに離隔される。前記第２のトレンチ３４５ｂの均一な第３幅Ｄ３によって、前記一対の第２の絶縁スペーサー３７８ｂの間に前記第１の方向に延長されたグルーブ（ｇｒｏｏｖｅ）３８０ｂが定義され得る。

ウェル導電ライン３８５ｂが前記グルーブ３８０ｂ内に配置されて、前記ウェルピックアップ領域３０２と電気的に接続される。したがって、前記ウェル導電ライン３８５ｂは前記ウェル領域３０１と電気的に接続される。素子の動作の時に、前記ウェル導電ライン３８５ｂを通じて前記ウェル領域３０１にウェル電圧を供給することができる。前記ウェル導電ライン３８５ｂは前記第１の方向に延長され得る。前記ウェル導電ライン３８５ｂの上部面は前記ストラッピングコンタクトプラグ３８５ａの上部面と実質的に同一なレベルに位置することができる。前記ウェル導電ライン３８５ｂは導電物質を含む。例えば、前記ウェル導電ライン３８５ｂは金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）又は遷移金属（例えば、チタニウム、タンタル等）等の少なくとも１つを包含できる。一実施形態によれば、前記ウェル導電ライン３８５ｂは前記ストラッピングコンタクトプラグ３８５ａと同一な導電物質を包含できる。

図８Ｂに開示されたように、第１の金属−半導体化合物パターン３７５ａが前記共通ソース領域３５０の表面上に配置され得る。前記第１の金属−半導体化合物パターン３７５ａは前記第１の絶縁スペーサー３７８ａの下に配置され得る。前記ストラッピングコンタクトプラグ３８５ａは前記第１の金属−半導体化合物パターン３７５ａと接触され得る。前記ストラッピングコンタクトプラグ３８５ａは前記第１の金属−半導体化合物パターン３７５ａを通じて前記共通ソース領域３５０と電気的に接続され得る。

平面的観点で、前記第１の金属−半導体化合物パターン３７５ａは、前記共通ソース領域３５０のように、前記第１の方向に延長された形態を有することができる。したがって、前記共通ソース領域３５０の抵抗を低くすることができる。前記第１の金属−半導体化合物パターン３７５ａは前記共通ソース領域３５０の前記非ランディング部及び前記ランディング部の上に各々配置された第１の部分及び第２の部分を包含できる。平面的観点で、前記第１の金属−半導体化合物パターン３７５ａの前記第２の部分の幅は前記第１の金属−半導体化合物パターン３７５ａの前記第１の部分の幅より大きくなり得る。前記ストラッピングコンタクトプラグ３８５ａは前記第１の金属−半導体化合物パターン３７５ａの前記第２の部分に接触され得る。前記第１の金属−半導体化合物パターン３７５ａは前記基板３００の半導体元素と、金属元素を含む化合物を包含できる。例えば、前記第１の金属−半導体化合物パターン３７５ａは金属シリサイド（例えば、コバルトシリサイド、チタニウムシリサイド及び／又はニッケルシリサイド等）を包含できる。

図８Ｃに開示されたように、第２の金属−半導体化合物パターン３７５ｂが前記ウェルピックアップ領域３０２の表面上に配置され得る。前記第２の金属−半導体化合物パターン３７５ｂは前記第２の絶縁スペーサー３７８ｂの下（即ち、第２の絶縁スペーサー３７８ｂとウェルピックアップ領域３０２との間）に配置され得る。前記ウェル導電ライン３８５ｂは前記第２の金属−半導体化合物パターン３７５ｂに接触され得る。したがって、前記ウェル導電ライン３８５ｂは前記第２の金属−半導体化合物パターン３７５ｂ及びウェルピックアップ領域３０２を通じて前記ウェル領域３０１と電気的に接続され得る。平面的観点で、前記第２の金属−半導体化合物パターン３７５ｂは前記ウェルピックアップ領域３０１のように前記第１の方向に延長され得る。したがって、前記ウェルピックアップ領域３０２の抵抗をさらに低くすることができる。例えば、前記第２の金属−半導体化合物パターン３７５ｂは金属シリサイド（例えば、コバルトシリサイド、チタニウムシリサイド及び／又はニッケルシリサイド等）を包含できる。前記第２の金属−半導体化合物パターン３７５ｂは前記第１の金属−半導体化合物パターン３７５ａと同一な物質で形成され得る。

複数の保護スペーサー３７２が前記第１のトレンチ３４５ａの両内側壁及び前記第２のトレンチ３４５ｂの両内側壁の上に配置され得る。前記第１の金属−半導体化合物パターン３７５ａは前記第１のトレンチ３４５ａの内の一対の保護スペーサー３７２の間の前記共通ソース領域３５０の表面上に配置され得る。前記第１のトレンチ３４５ａの内の各保護スペーサー３７２は前記各第１の絶縁スペーサー３７８ａ及び前記第１のトレンチ３４５ａの各内側壁の間に介在され得る。これと同様に、前記第２の金属−半導体化合物パターン３７５ｂは前記第２のトレンチ３４５ｂの内の一対の保護スペーサー３７２の間の前記ウェルピックアップ領域３０２の表面上に配置され得る。前記第２のトレンチ３４５ｂの内の各保護スペーサー３７２は前記各第２の絶縁スペーサー３７８ｂ及び前記第２のトレンチ３４５ｂの各内側壁の間に介在され得る。前記保護スペーサー３７２は酸化物、窒化物及び／又は酸化窒化物等を包含できる。

層間誘電膜３８８が前記ストラッピングコンタクトプラグ３８５ａ及びウェル導電ライン３８５ｂを包含した基板３００の全面の上に配置され得る。前記層間誘電膜３８８は酸化物、窒化物及び／又は酸化窒化物等を包含できる。ビットライン３９５ａが前記層間誘電膜３８８の上に配置され得る。前記ビットライン３９５ａは前記垂直形活性パターン３３０の上端に電気的に接続され得る。特に、前記ビットライン３９５ａは前記垂直形活性パターン３３０の内のドレーン領域に電気的に接続され得る。前記ビットライン３９５ａは第１の導電プラグ３９０ａを経由して前記垂直形活性パターン３３０の上端に電気的に接続され得る。前記第１の導電プラグ３９０ａは前記層間誘電膜３８８及び前記キャッピング誘電パターン３３５を連続的に貫通して前記垂直形活性パターン３３０の上端に接触され得る。

ストラッピングライン３９５ｂが前記層間誘電膜３８８の上に配置され得る。前記ストラッピングライン３９５ｂは前記ストラッピングコンタクトプラグ３８５ａと電気的に接続され得る。前記ストラッピングライン３９５ｂは第２の導電プラグ３９０ｂを経由して前記ストラッピングコンタクトプラグ３８５ａに電気的に接続され得る。前記第２の導電プラグ３９０ｂは前記層間誘電膜３８８を貫通して前記ストラッピングコンタクトプラグ３８５ａに接触され得る。

前記ビットライン３９５ａ及びストラッピングライン３９５ｂは前記基板３００の上部面から実質的に同一なレベルに位置することができる。言い換えれば、複数のビットライン３９５ａ及びストラッピングライン３９５ｂは実質的に共面であり得る。一実施形態によれば、前記層間誘電膜３８８の上に前記ウェル導電ライン３８５ｂと電気的に接続された配線が配置され得る。前記配線は前記ビットライン３９５ａ及びストラッピングライン３９５ｂと実質的に同一なレベルに位置することができる。前記配線は前記ウェル導電ライン３８５ｂの上部面の一端又は両端に電気的に接続され得る。

前記導電プラグ３９０ａ、３９０ｂは金属（例えば、タングステン、銅又はアルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム又は窒化タンタル等）又は遷移金属（例えば、チタニウム又はタンタル等）等から選択された少なくとも１つを包含できる。前記ビットライン３９５ａ及びストラッピングライン３９５ｂは金属（例えば、タングステン、銅又はアルミニウム等）、導電性金属窒化物（例えば、窒化チタニウム又は窒化タンタル等）又は遷移金属（例えば、チタニウム又はタンタル等）等から選択された少なくとも１つを包含できる。

図８Ａは説明を簡単にするためにビットライン３９５ａ及びストラッピングライン３９５ｂを省略した。図８Ｄは本発明の一実施形態によるビットライン３９５ａ及びストラッピングライン３９５ｂの配置状態を図示した。図８Ｄを参照して前記ビットライン３９５ａ及びストラッピングライン３９５ｂの平面形態をより具体的に説明する。

図８Ｄを参照すれば、複数のビットライン３９５ａ及びストラッピングライン３９５ｂは互いに平行に延長され得る。前記ビット及びストラッピングライン３９５ａ、３９５ｂは前記積層構造体３７０ａ、３７０ｂの上部を並べて横切ることができる。前記ストラッピングライン３９５ｂは前記積層構造体３７０ａ、３７０ｂを貫通する垂直形活性パターン３３０の中の一部と重畳され得る。前記ストラッピングライン３９５ｂと重畳された前記垂直形活性パターン３３０は複数のダミー垂直形活性パターンであり得る。これに加えて、前記ストラッピングライン３９５ｂと重畳されないが、非常に隣接する一部垂直形活性パターンも、複数のダミー垂直形活性パターンであり得る。前記ダミー垂直形活性パターンは前記ビットライン３９５ａと電気的に接続されないことがあり得る。

図８Ｂ及び図８Ｃを参照すれば、前記第２の積層構造体３７０ｂはダミーパターンとして作用され得る。即ち、前記第２の積層構造体３７０ｂを貫通する垂直形活性パターン３３０は複数のダミー垂直形活性パターンであり得る。上述したように、前記ダミー垂直形活性パターンは前記ビットライン３９５ａと接続されないことがあり得る。一実施形態によれば、図８Ｃに開示されたように、ダミー垂直形活性パターンとして作用する前記第２の積層構造体３７０ｂの内の垂直形活性パターン３３０の上には、前記第１の導電プラグ３９０ａが配置されないことがあり得る。

これと同様に、前記第１の積層構造体３７０ａを貫通する垂直形活性パターン３３０の中の複数のダミー垂直形活性パターンの上にも、前記第１の導電プラグ３９０ａが配置されないことがあり得る。上述したように、前記第１の積層構造体３７０ａを貫通するダミー垂直形活性パターンは前記ストラッピングライン３９５ｂと重畳されるか、或いは前記ストラッピングライン３９５ｂに非常に隣接することができる。

上述された３次元半導体記憶素子によれば、前記共通ソース領域３５０は前記ストラッピングコンタクトプラグ３８５ａを経由して前記ストラッピングライン３９５ｂに電気的に接続される。したがって、前記共通ソース領域３５０の抵抗を低くすることができる。また、前記ウェル領域３０１は前記ウェル導電ライン３８５ｂと電気的に接続される。したがって、前記ウェル領域３０１の抵抗を低くすることができる。したがって、３次元半導体記憶素子の信頼性を向上させ得る。

また、前記ストラッピングコンタクトプラグ３８５ａは前記第１の絶縁スペーサー３７８ａが定義するホール３８０ａ内に配置され、前記ウェル導電ライン３８５ｂは前記第２の絶縁スペーサー３７８ｂが定義するグルーブ３８０ｂの内に配置される。したがって、前記ストラッピングコンタクトプラグ３８５ａ及びウェル導電ライン３８５ｂは前記第１及び第２の絶縁スペーサー３７８ａ、３７８ｂに自己整列的に形成され得る。即ち、前記ストラッピングコンタクトプラグ３８５ａ及び共通ソース領域３５０の間の整列マージン及び／又は前記ウェル導電ライン３８５ｂ及びウェルピックアップ領域３０２の間の整列マージンが要求されないこともあり得る。その結果、優れた信頼性を有し高集積化のために最適化された３次元半導体記憶素子が具現され得る。

一方、前記多層誘電膜３６０は異なる形態であり得る。これについて図面を参照して説明する。

図９は本発明の一実施形態による３次元半導体記憶素子の変形形態を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された断面図である。

図９を参照すれば、多層誘電膜４６０が垂直形活性パターン４３０及び各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの間に介在される。前記多層誘電膜４６０はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記トンネル誘電膜、電荷格納膜及びブロッキング誘電膜は各々図８Ａ、図８Ｂ及び図８Ｃを参照して説明したトンネル誘電膜、電荷格納膜及びブロッキング誘電膜と同一な物質で形成され得る。

前記多層誘電膜４６０は第１のサブ膜４５５及び第２のサブ膜４５７を包含できる。前記第１のサブ膜４５５は垂直的に延長されて前記垂直形活性パターン４３０及び絶縁パターン３１０ａの間に介在され得る。前記第２のサブ膜４５７は水平的に延長されて前記各ゲートパターンＧＳＧ、ＣＧ、ＳＳＧの下部面及び上部面を覆うことができる。前記第１のサブ膜４５５は少なくとも前記トンネル誘電膜の一部分を包含でき、前記第２のサブ膜４５７は少なくとも前記ブロッキング誘電膜の一部分を包含できる。前記第１及び第２のサブ膜４５５、４５７の中でいずれか１つは前記電荷格納膜を包含できる。一実施形態によれば、前記第１のサブ膜４５５は前記トンネル誘電膜、電荷格納膜及び前記ブロッキング誘電膜の内の障壁誘電膜を包含でき、前記第２のサブ膜４５７は前記ブロッキング誘電膜の内の高誘電膜を包含できる。しかし、本発明はこれに限定されない。前記第１及び第２のサブ膜４５５、４５７は他の組合せで構成されることもあり得る。

前記垂直形活性パターン４３０は第１の垂直形半導体パターン４２７及び第２の垂直形半導体パターン４２８を包含できる。前記第１の垂直形半導体パターン４２７は前記第２の垂直形半導体パターン４２８及び前記第１のサブ膜４５５の間に介在され得る。前記第１の垂直形半導体パターン４２７は前記第１のサブ膜４５５の延長部によって前記ウェル領域３０１と接触されないこともあり得る。前記第２の垂直形半導体パターン４２８は前記第１の垂直形半導体パターン４２７及び前記ウェル領域３０１に接触され得る。前記第２の垂直形活性パターン４２８はマカロニ形態又はパイプ形態であり得る。充填誘電パターン３２５が前記第２の垂直形半導体パターン４２８の内部を満たすことができる。前記垂直形活性パターン４３０は前記第１及び第２の垂直形半導体パターン４２７、４２８及び前記充填誘電パターン３２５の上に配置されたキャッピング半導体パターン３２７をさらに包含できる。前記第１及び第２の垂直形半導体パターン４２７、４２８は前記基板３００と同一な半導体元素を包含できる。前記第１及び第２の垂直形半導体パターン４２７、４２８は前記第１の導電形のドーパントでドーピングされるか、或いはアンドープされた状態であり得る。前記第２の導電形のドーパントでドーピングされたドレーン領域が前記キャッピング半導体パターン３２７の少なくとも一部内に形成され得る。

図８Ａ乃至図９に図示された実施形態によれば、前記保護スペーサー３７２及び金属−化合物半導体パターン３７５ａは、図１Ａ、図１Ｂ及び図１Ｃを参照して説明した３次元半導体記憶素子、図２Ａ及び図２Ｂを参照して説明した３次元半導体記憶素子、図３Ａ及び図３Ｂを参照して説明した３次元半導体記憶素子、及び／又は図４Ａ及び図４Ｂを参照して説明した３次元半導体記憶素子に適用されることもできる。

図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ及び図１７Ａは本発明の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された断面図であり、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ及び図１７Ｂは本発明の実施形態による３次元半導体記憶素子の製造方法を説明するために図８ＡのＩＩＩ−ＩＩＩ’に沿って切断された断面図である。

図１０Ａ及び図１０Ｂを参照すれば、基板３００に第１の導電形のドーパントを提供してウェル領域３０１を形成できる。図１０Ｂに開示されたように、前記ウェル領域３０１の一部内にウェルピックアップ領域３０２を形成できる。前記ウェルピックアップ領域３０２は前記ウェル領域３０１と同一なタイプのドーパントでドーピングされる。前記ウェルピックアップ領域３０２のドーパント濃度は前記ウェル領域３０１のドーパント濃度より高いことが望ましい。

前記ウェル領域３０１を有する基板３００の上にバッファー誘電膜３０３を形成できる。前記バッファー誘電膜３０３の上に複数の犠牲膜３０５及び複数の絶縁膜３１０を交互に反復的に積層させ得る。前記犠牲膜３０５は前記絶縁膜３１０に対して蝕刻選択比を有する物質で形成され得る。例えば、前記絶縁膜３１０は酸化膜で形成でき、前記犠牲膜３０５は窒化膜で形成され得る。前記バッファー誘電膜３０３は酸化膜で形成できる。

前記絶縁膜３１０、犠牲膜３０５及びバッファー誘電膜３０３を連続的にパターニングして、前記ウェル領域３０１を露出させる複数のチャンネルホール３１５を形成できる。続いて、前記基板３００の上に半導体膜をコンフォーマルに形成し、前記半導体膜の上に前記チャンネルホール３１５を満たす充填誘電膜を形成できる。前記充填誘電膜及び前記半導体膜を最上位の絶縁膜３１０が露出されるまで平坦化することで、前記各チャンネルホール３１５内に垂直形半導体パターン３２０及び充填誘電パターン３２５を形成できる。前記垂直形半導体パターン３２０及び充填誘電パターン３２５の上端は前記最上位の絶縁膜３１０の上部面より低くリセスされ得る。続いて、キャッピング半導体膜を基板３００の上に形成できる。前記キャッピング半導体膜は前記垂直形半導体パターン３２０及び充填誘電パターン３２５の上のチャンネルホール３１５を満たすことができる。前記キャッピング半導体膜を前記最上位の絶縁膜３１０が露出されるまで平坦化することで、キャッピング半導体パターン３２７を形成できる。前記垂直形半導体パターン３２０及びキャッピング半導体パターン３２７は垂直形活性パターン３３０に包含され得る。前記垂直形活性パターンの上部に第２の導電形のドーパントを提供してドレーン領域を形成できる。

図１１Ａ及び図１１Ｂを参照すれば、続いて、前記基板３００の全面の上にキャッピング誘電膜を形成できる。前記キャッピング誘電膜、絶縁膜３１０及び犠牲膜３０５を連続的にパターニングしてトレンチ３４５ａ、３４５ｂ及び複数のモールドパターン３４０ａ、３４０ｂを形成できる。前記各モールドパターン３４０ａ、３４０ｂの上にはキャッピング誘電パターン３３５が形成され得る。前記キャッピング誘電パターン３３５はその下のモールドパターン３４０ａ、又は３４０ｂの両側壁に整列された両側壁を有することができる。

前記各モールドパターン３４０ａ、３４０ｂは交互に反復的に積層された犠牲パターン３０５ａ及び絶縁パターン３１０ａを包含できる。前記複数のモールドパターン３４０ａ、３４０ｂは第１モールドパターン３４０ａ及び第２モールドパターン３４０ｂを包含できる。図１１Ａに開示されたように、隣接する一対の第１モールドパターン３４０ａの間に第１のトレンチ３４５ａが形成され得る。図１１Ｂに開示されたように、隣接する一対の第２モールドパターン３４０ｂの間に第２のトレンチ３４５ｂが形成され得る。前記複数のモールドパターン３４０ａ、３４０ｂの平面形態は図８Ａに開示された積層構造体３７０ａ、３７０ｂと同一であり得る。前記第１モールドパターン３４０ａの平面形態は図８Ａの複数の第１の積層構造体３７０ａに対応でき、前記第２モールドパターン３４０ｂの平面形態は図８Ａの第２の積層構造体３７０ｂに対応できる。

図１１Ａに開示されたように、前記第１のトレンチ３４５ａは第１の幅Ｄ１を有する第１の領域及び第２の幅Ｄ２を有する第２の領域を包含できる。この時、前記第２の幅Ｄ２は前記第１の幅Ｄ１より大きい。前記第１モールドパターン３４０ａは前記第１のトレンチ３４５ａの第１の領域及び第２の領域の横に各々配置された第１の部分及び第２の部分を包含できる。前記第１モールドパターン３４０ａの前記第２の部分の幅Ｗｂは前記第１モールドパターン３４０ａの第１の部分の幅Ｗａより小さいことがあり得る。図１１Ｂに開示されたように、前記第２のトレンチ３４５ｂは第３の幅Ｄ３を有することができる。前記第２のトレンチ３４５ｂは実質的に均一な幅を有することができる。

続いて、図１１Ａ及び図１１Ｂを参照すれば、前記第１のトレンチ３４５ａの下のウェル領域３０１内に前記第２の導電形のドーパントを注入して共通ソース領域３５０を形成できる。この時、前記第２のトレンチ３４５ｂ下の基板３００はマスクパターン（図示せず）によって保護され得る。前記第２のトレンチ３４５ｂ下に前記ウェルピックアップ領域３０２が配置され得る。

上述したように、前記ウェルピックアップ領域３０２は前記バッファー誘電膜３０３を形成する前に前記ウェル領域３０１内に形成され、前記第２のトレンチ３４５ｂが前記ウェルピックアップ領域３０２の上に整列されて形成され得る。これとは異なり、前記ウェルピックアップ領域３０２は前記第２のトレンチ３４５ｂを形成した後に形成されることもできる。例えば、前記第１のトレンチ３４５ａ下の基板３００を覆うマスクパターンを形成した後に、前記第２のトレンチ３４５ｂ下のウェル領域３０１内に前記第１の導電形のドーパントを注入して前記ウェルピックアップ領域３０２が形成されることもあり得る。この場合に、前記ウェルピックアップ領域３０２は前記第２のトレンチ３４５ｂに自己整列されて形成され得る。

前記第１及び第２のトレンチ３４５ａ、３４５ｂ下のバッファー誘電膜３０３は前記共通ソース領域３５０を形成した後に除去できる。これとは異なり、前記第１及び第２のトレンチ３４５ａ、３４５ｂを形成するためのパターニング工程のときに、前記第１及び第２のトレンチ３４５ａ、３４５ｂの下のバッファー誘電膜３０３が除去されることもあり得る。前記第１及び第２のトレンチ３４５ａ、３４５ｂ下のバッファー誘電膜３０３が除去されることによって、前記各モールドパターン３４０ａ、３４０ｂ下にバッファー誘電パターン３０３ａが形成され得る。

図１２Ａ及び図１２Ｂを参照すれば、前記犠牲パターン３０５ａを除去して複数の空き領域３５５を形成できる。前記空き領域３５５は前記垂直形活性パターン３３０の側壁の一部分を各々露出させ得る。前記絶縁パターン３１０ａは前記犠牲パターン３０５ａに対して蝕刻選択比を有することによって、残存される。前記絶縁パターン３１０ａは前記垂直形活性パターン３３０によって支持され得る。前記空き領域３５５は前記積層された絶縁パターン３１０ａの間に配置され得る。

図１３Ａ及び図１３Ｂを参照すれば、前記空き領域３５５を有する基板３００の上に多層誘電膜３６０をコンフォーマルに形成し、前記空き領域３５５を満たすゲート導電膜を基板３００の上に形成できる。続いて、前記空き領域３５５外部のゲート導電膜を除去して、前記空き領域３５５を各々満たすゲートパターンＧＳＧ、ＣＧ、ＳＳＧを形成できる。したがって、前記基板３００の上に複数の積層構造体３７０ａ、３７０ｂが形成され得る。前記各積層構造体３７０ａ、３７０ｂは交互に反復的に積層されたゲートパターンＧＳＧ、ＣＧ、ＳＳＧ及び複数の絶縁パターン３１０ａを包含できる。前記ゲートパターンＧＳＧ、ＣＧ、ＳＳＧを形成した後に、前記空き領域３５５外部に位置された前記多層誘電膜３６０を除去できる。

前記複数の積層構造体３７０ａ、３７０ｂは第１の積層構造体３７０ａ及び第２の積層構造体３７０ｂを包含できる。隣接する一対の前記第１の積層構造体３７０ａの間に前記第１のトレンチ３４５ａが定義され、隣接する一対の前記第２の積層構造体３７０ｂの間に前記第２のトレンチ３４５ｂが定義され得る。

図１４Ａ及び図１４Ｂを参照すれば、前記ゲートパターンＧＳＧ、ＣＧ、ＳＳＧを有する基板３００の上に保護スペーサー膜をコンフォーマルに形成できる。前記保護スペーサー膜を異方性蝕刻して、前記第１のトレンチ３４５ａの両内側壁及び前記第２のトレンチ３４５ｂの両内側壁の上に保護スペーサー３７２を形成できる。

第１の金属−半導体化合物パターン３７５ａが前記第１のトレンチ３４５ａ内の一対の前記保護スペーサー３７２の間の共通ソース領域３５０の表面上に形成され得る。第２の金属−半導体化合物パターン３７５ｂが前記第２のトレンチ３４５ｂ内の一対の前記保護スペーサー３７２の間のウェルピックアップ領域３０２の表面上に形成され得る。前記第１及び第２の金属−半導体化合物パターン３７５ａ、３７５ｂは金属−半導体反応工程によって形成され得る。例えば、前記保護スペーサー３７２を有する基板３００の上に金属膜を形成できる。前記金属膜は前記共通ソース領域３５０及びウェルピックアップ領域３０２と接触され得る。熱処理工程を実行して前記金属膜の内の金属と前記共通ソース及びウェルピックアップ領域３５０、３０２の内の半導体を反応させて、前記第１及び第２の金属−半導体化合物パターン３７５ａ、３７５ｂを形成できる。続いて、未反応の金属膜が除去できる。前記金属膜の形成工程及び前記熱処理工程はインサイチュ（ｉｎ−ｓｉｔｕ）方式で遂行できる。前記金属膜はコバルト、ニッケル又はチタニウム等であり得る。

続いて、前記基板３００の全面の上に絶縁スペーサー膜３７８をコンフォーマルに形成できる。前記第１のトレンチ３４５ａの前記第１の領域の両内側壁上に形成された前記絶縁スペーサー膜３７８は互いに接触され得る。これにしたがって、前記第１のトレンチ３４５ａの前記第１の領域は前記絶縁スペーサー膜３７８によって満たされ得る。これとは異なり、前記絶縁スペーサー膜３７８は相対的に広い幅を有する前記第１のトレンチ３４５ａの前記第２の領域の両内側壁及び底面に沿ってコンフォーマルに形成され得る。これと同様に、前記絶縁スペーサー膜３７８は前記第２のトレンチ３４５ｂの両内側壁及び底面に沿ってコンフォーマルに形成され得る。

図１５Ａ及び図１５Ｂを参照すれば、前記絶縁スペーサー膜３７８を全面異方性蝕刻して絶縁スペーサー３７８ａ、３７８ｂが形成される。前記第１のトレンチ３４５ａの両内側壁の上に各々一対の第１の絶縁スペーサー３７８ａが形成され、前記第２のトレンチ３４５ｂの両内側壁の上に各々一対の第２の絶縁スペーサー３７８ｂが形成される。

上述したように、前記第１のトレンチ３４５ａは前記第１の幅Ｄ１を有する第１の領域及び前記第１の幅Ｄ１より広い第２の幅Ｄ２を有する第２の領域を包含できる。前記第１の領域の内の前記一対の第１の絶縁スペーサー３７８ａは互いに接触され、前記第２の領域の内の前記一対の第１の絶縁スペーサー３７８ａは互いに離隔される。したがって、前記第２の領域内に前記一対の第１の絶縁スペーサー３７８ａで囲まれたホール３８０ａが定義される。前記ホール３８０ａは前記第２の領域の下の前記第１の金属−半導体化合物パターン３７５ａを露出させ得る。

これと類似に、前記第２のトレンチ３４５ｂの内の一対の第２の絶縁スペーサー３７８ｂは互いに離隔される。これにしたがって、前記一対の絶縁スペーサー３７８ｂの間にグルーブ３８０ｂが定義される。前記グルーブ３８０ｂは前記第２の金属−半導体化合物パターン３７５ｂを露出させ得る。

図１６Ａ及び図１６Ｂを参照すれば、前記ホール３８０ａ及びグルーブ３８０ｂを満たす導電膜３８５を前記基板３００全面の上に形成できる。

図１７Ａ及び図１７Ｂを参照すれば、前記導電膜３８５を前記絶縁スペーサー３７８ａ、３７８ｂが露出されるまで平坦化させ得る。これにしたがって、前記ホール３８０ａを満たすストラッピングコンタクトプラグ３８５ａ及び前記グルーブ３８０ｂを満たすウェル導電ライン３８５ｂが形成され得る。一実施形態によれば、前記第１のトレンチ３４５ａの第１の領域を満たす第１の絶縁スペーサー３７８ａの上に前記導電膜３８５の一部が残存され得る。前記前記導電膜３８５の前記残存物は洗浄工程等で除去できる。これとは異なり、前記導電膜３８５の前記残存物はそのまま残存されることもあり得る。前記導電膜３８５の残存物が残存されても、前記導電膜３８５の残存物は後続に形成される層間誘電膜によって孤立されて、３次元半導体記憶素子の動作に関与しないことがあり得る。

続いて、前記基板３００全面の上に層間誘電膜３８８を形成できる。続いて、前記層間誘電膜３８８を貫通する図８Ｂ及び図８Ｃの第１及び第２の導電プラグ３９０ａ、３９０ｂを形成し、図８Ｂ、図８Ｃ及び図８Ｄのビットライン３９５ａ及びストラッピングライン３９５ｂを形成できる。以上より、図８Ａ、図８Ｂ、図８Ｃ及び図８Ｄを参照して説明した３次元半導体記憶素子を具現することができる。

上述された３次元半導体記憶素子の製造方法によれば、前記ホール３８０ａ及びグルーブ３８０ｂは前記絶縁スペーサー３７８ａ、３７８ｂによって自己整列的に形成され得る。これにしたがって、３次元半導体記憶素子の信頼性を向上させ得り、製造工程の工程マージンを確保できる。

次に、図９に開示された３次元半導体記憶素子の製造方法の特徴部を中心に説明する。

図１８Ａ乃至図１８Ｃは図９に開示された３次元半導体記憶素子の製造方法を説明するために図８ＡのＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された断面図である。

図１８Ａを参照すれば、チャンネルホール３１５を形成した後に、前記基板３００の上に第１のサブ膜４５５をコンフォーマルに形成できる。前記第１のサブ膜４５５の上に第１の半導体膜をコンフォーマルに形成できる。前記チャンネルホール３１５下のウェル領域３０１が露出されるまで前記第１の半導体膜及び第１のサブ膜４５５を連続的に異方性蝕刻できる。したがって、前記チャンネルホール３１５の側壁の上に第１の垂直形半導体パターン４２７が形成され得る。前記第１の垂直形半導体パターン４２７は前記第１のサブ膜４５５によって前記ウェル領域３０１と接触されないことがあり得る。

図１８Ｂを参照すれば、前記第１の垂直形半導体パターン４２７を有する基板３００の上に第２の半導体膜をコンフォーマルに形成し、前記第２の半導体膜の上に前記チャンネルホール３１５を満たす充填誘電膜を形成できる。前記充填誘電膜及び第２の半導体膜を最上部の絶縁膜３１０が露出されるまで平坦化させて、前記チャンネルホール３１５内に第２の垂直形半導体パターン４２８及び充填誘電パターン３２５を形成できる。前記第２の垂直形半導体パターン４２８は前記第１の垂直形半導体パターン４２７及び前記チャンネルホール３１５下のウェル領域３０１と接触され得る。前記第１及び第２の垂直形半導体パターン４２７、４２８と前記充填誘電パターン３２５は前記最上部の絶縁膜３１０の上部面より低くリセスされ得る。続いて、キャッピング半導体パターン３２７を前記第１及び第２の垂直形半導体パターン４２７、４２８及び充填誘電パターン３２５の上に形成できる。垂直形活性パターン４３０は前記第１及び第２の垂直形半導体パターン４２７、４２８及びキャッピング半導体パターン３２７を包含できる。

前記基板３００の上にキャッピング誘電膜を形成し、前記キャッピング誘電膜、絶縁膜３１０及び犠牲膜３０５を連続的にパターニングしてトレンチ３４５ａを形成できる。図示していないが、この時、上述された第２のトレンチ３４５ｂも形成され得る。続いて、前記トレンチ３４５ａに露出される犠牲パターンを除去して空き領域３５５を形成できる。前記空き領域３５５は前記垂直形活性パターン４３０の側壁の上の第１のサブ膜４５５を露出させ得る。

図１８Ｃを参照すれば、続いて、第２のサブ膜４５７をコンフォーマルに形成し、前記空き領域４５５を満たすゲート導電膜を形成できる。前記空き領域４５５外部のゲート導電膜を除去して、前記空き領域３５５を各々満たすゲートパターンＧＳＧ、ＣＧ、ＳＳＧを形成できる。多層誘電膜４６０は前記第１及び第２のサブ膜４５５、４５７を含む。以後の後続工程は図１４Ａ乃至図１７Ａ及び図１４Ｂ乃至図１７Ｂを参照して説明した工程と同様に遂行できる。

上述された実施形態の３次元半導体記憶素子の構成要素は互いに相反されない限り、互いに組合され得る。

上述された実施形態で開示された３次元半導体記憶素子は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）で具現され得る。例えば、本発明の実施形態による３次元半導体記憶素子はパッケージオンパッケージ（ＰｏＰ、Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、プラスチックリードチップキャリア（ＰＬＣＣ、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、プラスチック・デュアル・インライン・パッケージ（ＰＤＩＰ、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ）、ダイインワッフルフォーム（Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ）、チップオンボード（ＣＯＢ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、セラミック・デュアル・インライン・パッケージ（ＣＥＲＤＩＰ、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、プラスチック・メトリック・クワッド・フラット・パック（ＭＱＦＰ、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、シン・クワッド・フラット・パック（ＴＱＦＰ、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、スモールアウトライン（ＳＯＩＣ、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、シンスモールアウトライン（ＴＳＯＰ、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、シン・クワッド・フラット・パック（ＴＱＦＰ、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、システムインパッケージ（ＳＩＰ、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ウエハレベル・ファブリケイティッド・パッケージ（ＷＦＰ、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ウエハレベル・プロセス・スタック・パッケージ（ＷＳＰ、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）等の方式でパッケージングされ得る。

本発明の実施形態による３次元半導体記憶素子が実装されたパッケージは、他の機能を遂行する少なくとも１つの他の半導体素子（例えば、コントローラー、記憶素子、及び／又はハイブリッド素子等）等をさらに包含できる。

図１９は本発明の技術的思想に基づいた３次元半導体記憶素子を含む電子システムの一例を簡略に示したブロック図である。

図１９を参照すれば、一実施形態による電子システム１１００はコントローラー１１１０、入出力装置１１２０、記憶装置１１３０、インターフェイス１１４０及びバス１１５０を包含できる。前記コントローラー１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０は前記バス１１５０を通じて互いに結合され得る。前記バス１１５０は複数のデータが移動される通路（ｐａｔｈ）に該当する。

前記コントローラー１１１０はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラー、及びこれらと類似な機能を遂行できる複数の論理素子の中の少なくとも１つを包含できる。前記入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレー装置等を包含できる。前記記憶装置１１３０はデータ及び／又は命令語等を格納できる。前記記憶装置１１３０は上述された実施形態に開示された３次元半導体記憶素子の中の少なくとも１つを包含できる。また、前記記憶装置１１３０は他の形態の半導体記憶素子（例えば、磁気記憶素子、相変化記憶素子、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに包含できる。前記インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行できる。前記インターフェイス１１４０は有線又は無線形態であり得る。例えば、前記インターフェイス１１４０はアンテナ又は有無線トランシーバー等を包含できる。図示していないが、前記電子システム１１００は前記コントローラー１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに包含できる。

前記電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリーカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全て電子製品に適用され得る。

図２０は本発明の技術的思想に基づいた３次元半導体記憶素子を含むメモリーカードの一例を簡略に示したブロック図である。

図２０を参照すれば、本発明の一実施形態によるメモリーカード１２００は記憶装置１２１０を含む。前記記憶装置１２１０は上述された実施形態に開示された３次元半導体記憶素子の中の少なくとも１つを包含できる。また、前記記憶装置１２１０は他の形態の半導体記憶素子（例えば、磁気記憶素子、相変化記憶素子、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに包含できる。前記メモリーカード１２００はホスト（Ｈｏｓｔ）と前記記憶装置１２１０との間のデータ交換を制御するメモリーコントローラー１２２０を包含できる。

前記メモリーコントローラー１２２０はメモリーカードの諸般的な動作を制御するプロセシングユニット１２２２を包含できる。また、前記メモリーコントローラー１２２０は前記プロセシングユニット１２２２の動作メモリーとして使用されるＳＲＡＭ１２２１を包含できる。これに加えて、前記メモリーコントローラー１２２０はホストインターフェイス１２２３、メモリーインターフェイス１２２５をさらに包含できる。前記ホストインターフェイス１２２３はメモリーカード１２００とホストと間のデータ交換プロトコルを具備することができる。前記メモリーインターフェイス１２２５は前記メモリーコントローラー１２２０と前記記憶装置１２１０とを接触させ得る。さらに、前記メモリーコントローラー１２２０はエラー訂正ブロック１２２４（Ｅｃｃ）をさらに包含できる。前記エラー訂正ブロック１２２４は前記記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示していないが、前記メモリーカード１２００はホストとのインターフェイシングをするためのコードデータを格納するＲＯＭ装置をさらに包含できる。前記メモリーカード１２００は携帯用データ格納カードとして使用され得る。これとは異なり、前記メモリーカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスクＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）としても具現され得る。

以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなくとも、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態は全ての面で例示的なことであり、限定的でないこととして理解しなければならない。

１００ 半導体基板
１０３ａ バッファー誘電パターン
１１０ａ 絶縁パターン
１２０ 垂直形半導体パターン
１２５ 充填誘電パターン
１２７ キャッピング半導体パターン
１３０ 垂直形活性パターン
１３５ キャッピング誘電パターン
１５０ 共通ソース領域
１６０ 多層誘電膜
１７０ 積層構造体
１８０ ストラッピングコンタクトプラグ
１９０ａ ビットライン
１９０ｂ ストラッピングライン
ＧＳＧ、ＣＧ、ＳＳＧ ゲートパターン

Claims (20)

1. 基板上に配置され、第１の方向に延長された積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含み、第１の部分及び第２の部分を含み、前記第２の部分が前記第１の方向と垂直である第２の方向に前記第１の部分より小さい幅を有する積層構造体と、
   前記積層構造体を貫通する複数の垂直形活性パターンと、
   前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、
   前記積層構造体の一側の前記基板内に形成された共通ソース領域と、
   前記共通ソース領域の上に配置されたストラッピングコンタクトプラグと、を含み、
   前記ストラッピングコンタクトプラグは前記積層構造体の第２の部分の横に位置された３次元半導体記憶素子。
2. 前記積層構造体の第１の部分は、互いに対向され、前記第１の方向に並べて延長された第１の側壁及び第２の側壁を有し、
   前記積層構造体の第２の部分は互いに対向された第１の側壁及び第２の側壁を有し、
   前記積層構造体の第２の部分の前記第１の側壁は前記第１の部分の前記第１の側壁を基準に横に凹み、
   前記ストラッピングコンタクトプラグは前記第２の部分の前記第１の側壁の横に位置された請求項１に記載の３次元半導体記憶素子。
3. 前記第１の部分の前記第２の側壁及び前記第２の部分の前記第２の側壁は前記第１の方向に延長された１つの平らな側壁をなす請求項２に記載の３次元半導体記憶素子。
4. 前記第２の部分の前記第２の側壁は前記第１の部分の前記第２の側壁を基準に横に凹んでいる請求項２に記載の３次元半導体記憶素子。
5. 前記共通ソース領域は前記第１の方向に延長され、
   前記共通ソース領域は前記積層構造体の前記第１の部分の横に位置された非ランディング部及び前記積層構造体の前記第２の部分の横に位置されたランディング部を含み、前記ランディング部の前記第２の方向の幅は前記非ランディング部の前記第２の方向の幅に比べて大きい請求項１に記載の３次元半導体記憶素子。
6. 前記共通ソース領域の上に配置された素子分離パターンをさらに含み、
   前記ストラッピングコンタクトプラグは前記素子分離パターンを貫通して前記共通ソース領域と電気的に接続された請求項１に記載の３次元半導体記憶素子。
7. 前記積層構造体の両側壁の上に配置された絶縁スペーサーをさらに含み、
   前記絶縁スペーサーの一部分は前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第２の部分の間に介在され、前記ストラッピングコンタクトプラグは前記絶縁スペーサーと接触された請求項１に記載の３次元半導体記憶素子。
8. 前記垂直形活性パターンの上端に電気的に接続されたビットラインと、
   前記ストラッピングコンタクトプラグの上部面に電気的に接続されたストラッピングラインと、をさらに含む請求項１に記載の３次元半導体記憶素子。
9. 前記ビットライン及び前記ストラッピングラインは前記基板の上部面から同一なレベルに位置し、
   前記ビットライン及び前記ストラッピングラインは前記第２の方向に並べて延長された請求項８に記載の３次元半導体記憶素子。
10. 前記多層誘電膜の少なくとも一部は横に延長されて前記各ゲートパターンの上部面及び下部面を覆う請求項１に記載の３次元半導体記憶素子。
11. 基板上に配置され、第１の方向に並べて延長され、前記第１の方向と垂直である第２の方向に互いに離隔された複数の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含む複数の積層構造体と、
    前記各積層構造体を貫通する複数の垂直形活性パターンと、
    前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、
    前記複数の積層構造体の間に定義された複数のトレンチの下の基板内に形成された共通ソース領域と、
    前記共通ソース領域の中のいずれか１つに電気的に接続されたストラッピングコンタクトプラグと、を含み、
    前記ストラッピングコンタクトプラグの両側に隣接する一対の前記積層構造体の中で少なくとも１つは第１の部分、及び前記第１の部分より前記第２の方向の幅が小さい第２の部分を含み、前記ストラッピングコンタクトプラグは前記第２の部分の横に位置された３次元半導体記憶素子。
12. 前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域は非ランディング部及びランディング部を含み、
    前記ランディング部は前記第２の方向に前記非ランディング部より大きい幅を有し、
    前記ランディング部及び前記積層構造体の前記第２の部分は前記第２の方向に配列された請求項１１に記載の３次元半導体記憶素子。
13. 前記ストラッピングコンタクトプラグは複数に提供され、前記複数のストラッピングコンタクトプラグは前記共通ソース領域に各々電気的に接続され、
    前記積層構造体の各々は前記第１の部分及び前記第２の部分を含み、
    前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第２の部分は前記第２の方向に沿って交互に反復的に配列された請求項１１に記載の３次元半導体記憶素子。
14. 前記基板内に形成され、前記第２の方向に延長されて前記共通ソース領域を連結する接続ドーピングされた領域と、
    前記ストラッピングコンタクトプラグの上部面に電気的に接続され、前記第２の方向に延長されたストラッピングラインと、をさらに含み、
    前記ストラッピングラインの下の前記ストラッピングコンタクトプラグの個数は前記共通ソース領域の個数より少ない請求項１１に記載の３次元半導体記憶素子。
15. 前記各トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーをさらに含み、
    前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域の上のトレンチは前記積層構造体の前記第１の部分の横に位置された第１の領域、及び前記積層構造体の前記第２の部分の横に位置された第２の領域を含み、
    前記第１の領域内で前記一対の絶縁スペーサーは互いに接触され、前記第２の領域内で前記一対の絶縁スペーサーは互いに離隔されて、ホールが定義され、
    前記ストラッピングコンタクトプラグは前記ホール内に配置された請求項１１に記載の３次元半導体記憶素子。
16. 基板上に一方向に並べて延長された一対の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び絶縁パターンを含み、前記一対の積層構造体の間に第１の領域及び第２の領域を含むトレンチが定義され、前記第２の領域は前記第１の領域より大きい幅を有する一対の積層構造体と、
    前記各積層構造体を貫通する複数の垂直形活性パターンと、
    前記垂直形活性パターンの側壁と前記ゲートパターンとの間に介在された多層誘電膜と、
    前記トレンチの下の基板内に形成された共通ソース領域と、
    前記トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーであって、前記第１の領域内で互いに接触され、前記第２の領域内で互いに離隔されてホールが定義される一対の絶縁スペーサーと、
    前記ホール内に配置され前記共通ソース領域と電気的に接続されたストラッピングコンタクトプラグと、を含む３次元半導体記憶素子。
17. 前記各積層構造体は前記トレンチの前記第１の領域の横に位置された第１の部分及び前記トレンチの前記第２の領域の横に位置された第２の部分を含み、
    前記各積層構造体の前記第２の部分は前記第１の部分より小さい幅を有する請求項１６に記載の３次元半導体記憶素子。
18. 前記一対の積層構造体は一対の第１の積層構造体に該当し、前記トレンチは第１のトレンチに該当し、前記一対の絶縁スペーサーは一対の第１の絶縁スペーサーに該当し、
    前記基板内に形成され、前記一対の第１の積層構造体が上に配置されたウェル領域と、
    前記一対の第１の積層構造体と平行になり、前記ウェル領域の上に配置された一対の第２の積層構造体と、
    前記一対の第２の積層構造体の間に定義された第２のトレンチ下のウェル領域内に形成され、前記ウェル領域より高いドーパント濃度を有するウェルピックアップ領域と、
    前記第２のトレンチの両内側壁の上に各々配置された一対の第２の絶縁スペーサーであって、互いに離隔されて前記一方向に延長されたグルーブを定義する一対の第２の絶縁スペーサーと、
    前記グルーブ内に配置され前記ウェルピックアップ領域と電気的に接続されたウェル導電ラインと、をさらに含む請求項１６に記載の３次元半導体記憶素子。
19. 前記ストラッピングコンタクトプラグは前記ウェル導電ラインと同一な導電物質を含む請求項１８に記載の３次元半導体記憶素子。
20. 前記第２のトレンチは均一な幅を有し、前記第２のトレンチの幅は前記第１のトレンチの前記第１の領域の幅より大きい請求項１８に記載の３次元半導体記憶素子。