KR20100113360A - 3차원 구조의 비휘발성 메모리 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000000463 material Substances 0.000 claims abstract description 93
- 239000010410 layer Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000000903 blocking effect Effects 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000005516 deep trap Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910003134 ZrOx Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
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Abstract
본 기술은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것으로서, 기판 상에, 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여, 상기 기판의 표면을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물의 전면에 제1물질막을 형성하는 단계; 상기 제1물질막이 형성된 결과물의 전면에, 상기 제1물질막의 손상을 방지하기 위한 제2물질막을 형성하는 단계; 상기 트렌치 저면에 형성된 제2물질막 및 제1물질막을 제거하여 상기 트렌치 저면의 기판 표면을 노출시키는 단계; 상기 제2물질막을 제거하는 단계; 및 상기 제2물질막이 제거된 트렌치 내에 채널용 막을 매립하는 단계를 포함한다. 본 기술에 따르면, 데이터 보유 특성 및 싸이크링 특성을 향상시킴으로써, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다. 또한, 선택 트랜지스터의 문턱 전압 변동을 방지하고, 오프 상태에서 누설 전류가 발생하는 것을 방지할 수 있다.
3차원 구조의 비휘발성 메모리 소자
Description
본 발명은 비휘발성 메모리 소자 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 상세히 살펴보도록 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메 모리 소자의 제조 공정을 설명하기 위한 공정단면도이다. 특히, 기판으로부터 수직으로 스트링이 배열되는 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 나타내며, 설명의 편의를 위하여 하부 선택 트랜지스터와 상부 선택 트랜지스터의 형성 단계는 생략하고, 복수의 메모리 셀을 형성하는 단계를 중심으로 도시하였다.
도 1a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(10) 상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 형성한다. 이어서, 층간절연막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여, 기판(10)의 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치가 형성된 결과물의 전면에, 전하차단막, 전하포획막 및 터널절연막을 차례로 형성한다. 설명의 편의를 위하여, 전하차단막, 전하포획막 및 터널절연막은 도면 부호 "13"으로 도시하였다.
여기서, 전하차단막은 전하가 전하포획막을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것이다. 전하포획막은 실질적인 데이터 저장소로서 사용되는데, 데이터 저장 방식에 따라 전도성 밴드 내에 전하를 저장하는 전하저장막 또는 깊은 준위 트랩사이트에 전하를 트랩하는 전하트랩막으로 이루어진다. 터널절연막은 전하의 터널링에 따른 에너지 장벽막으로 제공된다.
도 1b에 도시된 바와 같이, 트렌치의 저면에 형성된 전하차단막, 전하포획막 및 터널절연막(13)을 제거하여 트렌치 저면의 기판(10) 표면을 노출시킨다.
여기서, 트렌치 저면에 형성된 전하차단막, 전하포획막 및 터널절연막(13)의 제거 과정은 에치백 공정에 의해 수행된다. 그런데, 트렌치 내벽에 형성된 전하차 단막, 전하포획막 및 터널절연막(13)이 노출된 상태에서 에치백 공정을 수행하기 때문에, 에치백 과정에서 트렌치 내벽에 형성된 전하차단막, 전하포획막 및 터널절연막(13)이 손상되는 문제점이 발생하게 된다(도면 부호 "①" 참조).
도 1c에 도시된 바와 같이, 트렌치 내에 채널용 막(14)을 매립한다. 이로써, 기판으로부터 적층된 복수의 메모리 셀이 형성된다.
전술한 바와 같은 종래기술에 따르면, 트렌치의 저면에 형성된 전하차단막, 전하포획막 및 터널절연막(13)을 제거하는 과정에서, 트렌치 내벽에 형성된 전하차단막, 전하포획막 및 터널절연막(13)이 손상되어 데이터 보유 특성 및 싸이클링 특성을 저하를 유발하게 된다. 즉, 비휘발성 메모리 소자의 신뢰성을 저하시키게 된다.
특히, 이와 같은 문제점은 메모리 셀 형성 단계 뿐만 아니라, 하부 선택 트랜지스터 및 상부 선택 트랜지스터를 형성하는 과정에서도 동일하게 유발될 수 있다.
하부 선택 트랜지스터 및 상부 선택 트랜지스터는 메모리 셀과 동일한 과정에 의해 형성되는데, 전하차단막, 전하포획막 및 터널절연막(13) 대신에 게이트 절연막을 형성하게 된다. 따라서, 트렌치 저면에 형성된 게이트 절연막을 제거하는 과정에서, 트렌치 내벽에 형성된 게이트 절연막이 손상될 수 있으며, 이로 인하여 트랜지스터의 문턱 전압이 변동되고, 오프 상태에서 누설 전류가 발생하는 문제점이 유발될 수 있다. 특히, 누설 전류가 발생하는 경우, 프로그램 방지 스트 링(program inhibited string)에서의 부스팅 레벨이 저하되어, 프로그램 동작시 오류가 발생하게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 메모리 셀의 전하차단막, 전하포획막 및 터널절연막의 손상을 방지하는 3차원 구조의 비휘발성 메모리 소자 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 선택 트랜지스터의 게이트 절연막 손상을 방지하는 3차원 구조의 비휘발성 메모리 소자 제조 방법을 제공하는 것을 제2 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에, 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여, 상기 기판의표면을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물의 전면에 제1물질막을 형성하는 단계; 상기 제1물질막이 형성된 결과물의 전면에, 상기 제1물질막의 손상을 방지하기 위한 제2물질막을 형성하는 단계; 상기 트렌치 저면에 형성된 제2물질막 및 제1물질막을 제거하여 상기 트렌치 저면의 기판 표면을 노출시키는 단계; 상기 제2물질막을 제거하는 단계; 및 상기 제2물질막이 제거된 트렌치 내에 채널용 막을 매립하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 3차원 구조의 비휘발성 메모리 소자 제조시 메모리 셀의 전하차단막, 전하포획막 및 터널절연막의 손상을 방지할 수 있다. 따라서, 데이터 보유 특성 및 싸이크링 특성을 향상시킴으로써, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
또한, 3차원 구조의 비휘발성 메모리 소자 제조시 선택 트랜지스터의 게이트 절연막이 손상되는 것을 방지할 수 있다. 따라서, 선택 트랜지스터의 문턱 전압 변동을 방지하고, 오프 상태에서 누설 전류가 발생하는 것을 방지할 수 있다. 특히, 누설 전류의 발생을 방지함으로써, 프로그램 방지 스트링(program inhibited string)에서의 부스팅 레벨이 저하되는 것을 방지하여, 프로그램 동작시 오류 발생을 최소화할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정단면도이다. 특히, 제1 실시예에서는 기판으로부터 적층되는 복수의 메모리 셀 형성 방법에 관한 것으로서, 설명의 편의를 위하여 복수의 메모리 셀을 형성하는 단계를 중심으로 도시하였다.
도 2a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(20) 상에 복수의 층간절연막(21) 및 게이트 전극용 도전막(22)을 교대로 적층한다.
여기서, 층간절연막(21)은 적층된 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막으로 이루어지는 것이 바람직하다. 또한, 게이트 전극용 도전막(22)은 P타입의 불순물 또는 N타입의 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
또한, 기판(20)으로부터 적층하고자 하는 메모리 셀의 갯수에 따라 층간절연막(21) 및 게이트 전극용 도전막(22)을 반복 형성하는 것이 바람직하다. 본 실시예에서는, 설명의 편의를 위하여 2개의 메모리 셀이 적층되는 경우에 대해 도시하고 있다.
이어서, 층간절연막(21) 및 게이트 전극용 도전막(22)을 선택적으로 식각하여, 기판(20)의 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치가 형성된 결과물의 전면에, 제1물질막(23)을 형성한다. 여기서, 제1물질막(23)은 데이터 저장을 위한 것으로서, 예를 들어, 전하차단막, 전하포획막 및 터널절연막을 포함하는 것이 바람직하다.
여기서, 전하차단막은 전하가 전하포획막을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것으로서, 산화막 또는 산화막/질화막/산화막으로 이루어지거나, 유전 상수가 높은 물질막 예를 들어, Al2O3, HfOx 또는 ZrOx로 이루어지는 것이 바람직하다(여기서, x는 자연수를 나타낸다.).
전하포획막은 실질적인 데이터 저장소로서 사용되는데, 전도성 밴드 내에 전하를 저장하는 전하저장막의 경우, 폴리실리콘막으로 이루어지는 것이 바람직하다. 또한, 깊은 준위 트랩사이트에 전하를 트랩하는 전하트랩막의 경우에는 질화막으로 이루어지는 것이 바람직하다.
터널절연막은 전하의 터널링에 따른 에너지 장벽막으로 제공되는데, 산화막으로 이루어지는 것이 바람직하다.
이어서, 제1물질막(23)이 형성된 결과물의 전면에, 제1물질막(23)의 손상을 방지하기 위한 제2물질막(24)을 형성한다. 여기서, 제2물질막(24)은 제1물질막(23)과의 식각 선택비가 큰 물질로 이루어지는 것이 바람직하며, 특히, 제1물질막(23)이 전하차단막, 전하포획막 및 터널절연막을 포함하는 경우, 제1물질막(23)의 표면에 위치하는 터널절연막과의 식각 선택비가 큰 물질로 이루어지는 것이 더욱 바람직하다. 제2물질막(24)은 예를 들어, 질화막 또는 카본막으로 이루어지는 것이 바람직하며, 1 내지 100nm의 두께로 형성되는 것이 바람직하다.
이와 같이 제1물질막(23) 상에 제2물질막(24)을 형성함으로써, 후속 공정시 제1물질막(23)이 노출되는 것을 방지할 수 있다. 즉, 제2물질막(24)은 제1물질 막(23)을 보호하는 보호막의 역할을 하게 된다.
도 2b에 도시된 바와 같이, 트렌치 저면에서 형성된 제2물질막(24) 및 제1물질막(23)을 제거하여 트렌치 저면의 기판(20) 표면을 노출시킨다. 여기서, 일부 식각된 제2물질막(24)은 도면 부호 "24A"로 도시되었고, 일부 식각된 제1물질막(23)은 도면 부호 "23A"로 도시되었다.
여기서, 트렌치 저면에 형성된 제2물질막(24) 및 제1물질막(23)의 제거 과정은 예를 들어, 에치백 공정 또는 스페이서 식각 공정 등에 의해 수행되는 것이 바람직하다.
이때, 트렌치 저면에 형성된 제2물질막(24) 및 제1물질막(23)을 제거하는 과정에서, 트렌치 내벽에 형성된 제1물질막(23)은 제2물질막(24)에 의해 보호된다. 즉, 트렌치 내벽에 형성된 제1물질막(23)은 노출되지 않으며, 이를 통해, 제1물질막(23)의 손상을 방지할 수 있다(도면 부호 "②" 참조).
도 2c에 도시된 바와 같이, 트렌치 내에 잔류하는 제2물질막(23A)을 제거한 후, 제2물질막(23A)이 제거된 트렌치 내에 채널용 막(25)을 매립한다. 여기서, 채널용막(25)은 단결정 실리콘막 또는 폴리실리콘막으로 이루어지는 것이 바람직하다. 이로써, 채널, 터널절연막, 전하포획막, 전하차단막 및 게이트 전극으로 이루어지면서, 기판(20)으로부터 적층된 복수의 메모리 셀이 형성된다.
이어서, 본 도면에는 도시되지 않았으나, 상부 선택 트랜지스터, 워드라인, 비트라인 등의 형성 공정이 수행되어, 3차원 구조의 비휘발성 메모리 소자를 제조하게 된다.
전술한 바와 같은 본 발명에 따르면, 제1물질막(23) 상에 제2물질막(24)을 형성함으로써, 메모리 셀 형성과정에서 제1물질막(23)이 손상되는 것을 방지할 수 있다. 특히, 비휘발성 메모리 소자는 제1물질막(23)에 포함된 전하차단막, 전하포획막 및 터널절연막의 막질에 따라 데이터 보유 특성, 싸이클링 특성이 좌우되는데, 이와 같이 제1물질막(23)의 손상을 방지함으로써, 전하차단막, 전하포획막 및 터널절연막의 막질을 향상시켜 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정단면도이다. 특히, 제2 실시예에서는 기판으로부터 수직으로 배열된 스트링의 하부 선택 트랜지스터를 형성하는 방법에 대해 설명하도록 한다.
물론, 본 발명은 하부 선택 트랜지스터 뿐만 아니라, 상부 선택 트랜지스터 형성시에도 동일하게 적용된다. 즉, 소스 선택 트랜지스터 뿐만 아니라, 드레인 선택 트랜지스터 형성시에도 동일하게 적용될 수 있다.
도 3a에 도시된 바와 같이, 소스 라인 등의 요구되는 하부 구조물이 형성된 기판(30) 상에 제1층간절연막(31), 게이트 전극용 도전막(32) 및 제2층간절연막(33)을 형성한다.
여기서, 제1층간절연막(31) 및 제2층간절연막(33)은 산화막으로 이루어지는 것이 바람직하며, 게이트 전극용 도전막(32)은 P타입의 불순물 또는 N타입의 불순 물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
이어서, 제2층간절연막(33), 게이트 전극용 도전막(32) 및 제1층간절연막(31)을 선택적으로 식각하여, 기판(30)의 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치가 형성된 결과물의 전면에, 제1물질막(34)을 형성한다. 여기서, 제1물질막(34)은 게이트 절연막인 것이 바람직하며, 예를 들어, 산화막으로 이루어지는 것이 더욱 바람직하다.
이어서, 제1물질막(34)이 형성된 결과물의 전면에, 제1물질막(34)의 손상을 방지하기 위한 제2물질막(35)을 형성한다. 여기서, 제2물질막(35)은 제1물질막(34)과의 식각 선택비가 큰 물질로 이루어지는 것이 바람직하며, 특히, 제1물질막(34)이 산화막으로 이루어진 게이트 절연막인 경우, 제2물질막(35)은 질화막 또는 카본막으로 이루어지는 것이 더욱 바람직하다. 또한, 제2물질막(35)은 1 내지 100nm의 두께로 형성되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 트렌치 저면에서 형성된 제2물질막(35) 및 제1물질막(34)을 제거하여 트렌치 저면의 기판(30) 표면을 노출시킨다. 여기서, 일부 식각된 제2물질막(35)은 도면 부호 "35A"로 도시되었고, 일부 식각된 제1물질막(34)은 도면 부호 "34A"으로 도시되었다.
여기서, 트렌치 저면에 형성된 제2물질막(35) 및 제1물질막(34)의 제거 과정은 예를 들어, 에치백 공정 또는 스페이서 식각 공정 등에 의해 수행되는 것이 바람직하다. 이때, 트렌치 내벽에 형성된 제1물질막(34)은 제2물질막(35)에 의해 보호되므로, 제1물질막(34)의 손상을 방지할 수 있다(도면 부호 "③" 참조).
도 3c에 도시된 바와 같이, 트렌치 내에 잔류하는 제2물질막(35A)을 제거한 후, 제2물질막(35A)이 제거된 트렌치 내에 채널용 막(36)을 매립한다. 이로써, 채널, 게이트 절연막 및 게이트 전극으로 이루어지는 하부 선택 트랜지스터가 형성된다.
이어서, 본 도면에는 도시되지 않았으나, 하부 선택 트랜지스터 상에 복수의 메모리 셀을 적층한 후, 상부 선택 트랜지스터를 형성한다. 이어서, 워드라인, 비트라인 등의 형성 공정이 수행되어 3차원 구조의 비휘발성 메모리 소자가 제조된다.
전술한 바와 같은 본 발명에 따르면, 제1물질막(34) 상에 제2물질막(35)을 형성함으로써, 선택 트랜지스터 형성과정에서 제1물질막(34)이 손상되는 것을 방지할 수 있다. 즉, 게이트 절연막의 손상을 방지함으로써, 트랜지스터의 문턱 전압 변동을 방지하고, 오프 상태에서 누설 전류가 발생하는 것을 방지할 수 있다. 특히, 누설 전류를 방지함으로써, 프로그램 방지 스트링(program inhibited string)에서의 부스팅 레벨을 높게 유지시켜 프로그램 동작시 오류가 발생하는 것을 방지할 수 있다.
본 명세서에서는 3차원 구조의 비휘발성 메모리 소자의 일 실시예로서, 기판으로부터 수직으로 스트링이 배열되는 수직 스트링 구조에 대해 설명하였으나, 이는 일 실시예에 불과하다. 본 발명은 이 밖에도 다양한 구조의 3차원 비휘발성 메모리 소자 예를 들어, 복수의 스트링이 적층되는 3차원 구조의 비휘발성 메모리 소 자에 대해서도 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3c 는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 층간절연막
22: 게이트 전극용 도전막 23: 제1물질막
24: 제2물질막 25: 채널용 막
Claims (6)
- 기판 상에, 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 적층하는 단계;상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여, 상기 기판의 표면을 노출시키는 트렌치를 형성하는 단계;상기 트렌치가 형성된 결과물의 전면에 제1물질막을 형성하는 단계;상기 제1물질막이 형성된 결과물의 전면에, 상기 제1물질막의 손상을 방지하기 위한 제2물질막을 형성하는 단계;상기 트렌치 저면에 형성된 제2물질막 및 제1물질막을 제거하여 상기 트렌치 저면의 기판 표면을 노출시키는 단계;상기 제2물질막을 제거하는 단계; 및상기 제2물질막이 제거된 트렌치 내에 채널용 막을 매립하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제1물질막은,전하차단막, 전하포획막 및 터널절연막을 포함하는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,제1물질막은,선택 트랜지스터의 게이트 절연막인3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제2물질막은,제1물질막과의 식각 선택비가 큰 물질로 이루어지는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 4 항에 있어서,상기 제2물질막은,질화막 또는 카본막으로 이루어지는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제2물질막의 두께는,1 내지 100nm인3차원 구조의 비휘발성 메모리 소자 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090031897A KR20100113360A (ko) | 2009-04-13 | 2009-04-13 | 3차원 구조의 비휘발성 메모리 소자 제조 방법 |
| US12/754,395 US8187938B2 (en) | 2009-04-13 | 2010-04-05 | Non-volatile memory device and method for fabricating the same |
| CN2010101644987A CN101894805A (zh) | 2009-04-13 | 2010-04-13 | 非易失性存储器件及其制造方法 |
| US13/462,082 US9287283B2 (en) | 2009-04-13 | 2012-05-02 | Non-volatile memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090031897A KR20100113360A (ko) | 2009-04-13 | 2009-04-13 | 3차원 구조의 비휘발성 메모리 소자 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100113360A true KR20100113360A (ko) | 2010-10-21 |
Family
ID=43132959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020090031897A KR20100113360A (ko) | 2009-04-13 | 2009-04-13 | 3차원 구조의 비휘발성 메모리 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100113360A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102456675A (zh) * | 2010-10-25 | 2012-05-16 | 三星电子株式会社 | 三维半导体器件 |
| US8372732B2 (en) | 2010-10-22 | 2013-02-12 | Hynix Semiconductor Inc. | Method for fabricating non-volatile memory device |
-
2009
- 2009-04-13 KR KR1020090031897A patent/KR20100113360A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8372732B2 (en) | 2010-10-22 | 2013-02-12 | Hynix Semiconductor Inc. | Method for fabricating non-volatile memory device |
| CN102456675A (zh) * | 2010-10-25 | 2012-05-16 | 三星电子株式会社 | 三维半导体器件 |
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