TW201428966A - 半導體裝置 - Google Patents

Abstract

本發明提供一種半導體裝置，包括一半導體基底、至少一第一閘極、一淺溝渠隔離以及一第三閘極。第一閘極設置於半導體基底上，且第一閘極部分重疊第三閘極與淺溝渠隔離。此外，第三閘極設置於淺溝渠隔離中，且第三閘極包括至少一突出部。

Description

半導體裝置

本發明係關於一種半導體裝置，尤指一種將具有至少一突出部之閘極設置於淺溝渠隔離中的半導體裝置。

快閃記憶體(flash memory)係一種非揮發性(non-volatile)記憶體，其在缺乏外部電源供應時，亦能夠保存儲存在記憶體中的資訊內容。近幾年來，由於快閃記憶體具有可重複寫入以及可被電抹除等優點，因此已被廣泛地應用在行動電話(mobile phone)、數位相機(digital camera)、遊戲機(video player)、個人數位助理(personal digital assistant,PDA)等電子產品或正在發展中的系統單晶片(system on a chip,SOC)中。

快閃記憶體是由許多記憶單元組成的。基本上，每一個記憶單元都包括了一個特製的金氧半導體(MOS，Metal-Oxide-Semiconductor)電晶體，用來儲存一個位元(bit)的數位資料。請參考第1圖，第1圖繪示了一習知快閃記憶單元的剖面示意圖。如第1圖所示，快閃記憶體單元10包含有一半導體基底12、設置於半導體基底12上的一閘極堆疊14，其中閘極堆疊14包括浮置閘極(floating gate)16、控制閘極(control gate)18，浮置閘極16以及控制閘極18一般係由多晶矽所構成，且各閘極之間可設置介電層20例如：氧化物層，以彼此電性絕緣。快閃記憶體單元10另包含有源極摻雜區22以及汲極摻雜區24設置於閘極堆疊14兩側的半導體基底12中，以及一通道(channel)區26定義於源極摻雜區22以及汲極摻雜區24之間的半導體基底12中。雖然各種快閃記憶單元詳細的結構與物理機制或有差異，但就一般而言，當快閃記憶體單元10要進行儲存資料(program)時，都是將電荷(通常就是電子)注入浮置閘極16中，以改變快閃記憶體單元10的臨限電壓(threshold voltage)；而臨限電壓的高低，就代表了快閃記憶體單元10所儲存的資料將是0或1。例如，浮置閘極16與半導體基底12之間的介電層20可作為一穿隧氧化(tunneling oxide)層，熱電子(hot electron)即經由此穿隧氧化層隧穿(tunneling)進出浮置閘極16，而達到快閃記憶體單元10儲存資料的功能。

此外，當快閃記憶體單元10被選取進行抹除(erase)操作時， 需先將快閃記憶體單元10中原來儲存的資料抹除，也就是將各快閃記憶體單元10中浮動閘極16的儲存電荷移除。浮動閘極16的電荷可經由浮動閘極16至通道區26的路徑28；浮動閘極16至源極摻雜區22的路徑30；或是浮動閘極16至汲極摻雜區24的路徑32移出。在快閃記憶體單元10中多次沿同一上述路徑抹除資料後，路徑上的穿隧氧化層會逐漸遭到破壞並產生阻陷(trap)，使電荷陷入其中無法被移除，造成快閃記憶體單元10的失效。因此，如何改善浮動閘極之電荷的抹除方式以提升快閃記憶體單元的資料處理速度且增加快閃記憶體單元的使用壽命(endurance)實為相關技術者所欲改進之課題。

本發明之目的之一在於提供一種將具有突出部之閘極設置於淺溝渠隔離中的半導體裝置，以改善半導體裝置的效能。

本發明之一較佳實施例是提供一種半導體裝置，包括一半導體基底、至少一第一閘極、一淺溝渠隔離以及一第三閘極。第一閘極設置於半導體基底上，且第一閘極部分重疊第三閘極與淺溝渠隔離。此外，第三閘極設置於淺溝渠隔離中，且第三閘極包括至少一突出部。

本發明之另一較佳實施例是提供一種半導體裝置，包括一半導體基底、至少二第一閘極、一第一淺溝渠隔離以及一第三閘極。二第一閘極設置於半導體基底上，且二第一閘極均部分重疊第三閘極。此外，第三閘極設置於第一淺溝渠隔離中，且第三閘極包括至少一突出部。

本發明藉由第三閘極的突出部之設置增加第一閘極與第三閘極的重疊面積，以增加第一閘極中的儲存電荷之移除路徑，此外，第三閘極的突出部之設置也可使第一閘極中的儲存電荷經由第一閘極與第三閘極之間的轉角排出，以縮短抹除電荷的所需時間。據此，具有突出部之第三閘極的設置有助於增加半導體裝置的使用壽命(endurance)以及改善半導體裝置的資料處理效率。

10‧‧‧記憶體單元

12，102，122‧‧‧半導體基底

14‧‧‧閘極堆疊

16‧‧‧浮置閘極

18‧‧‧控制閘極

20，134‧‧‧介電層

22‧‧‧源極摻雜區

24‧‧‧汲極摻雜區

26‧‧‧通道區

28，30，32，R1，R2‧‧‧路徑

100，200，300，400，500‧‧‧半導體裝置

104‧‧‧第一介電層

106，106A，106B‧‧‧第一閘極

107‧‧‧側壁子

108‧‧‧第二介電層

110，118，120‧‧‧第二閘極

111‧‧‧摻雜區

112，124‧‧‧第一淺溝渠隔離

114，126‧‧‧第二淺溝渠隔離

116，136，202，302，402‧‧‧第三閘極

128‧‧‧圖案化遮罩層

130‧‧‧導電層

132‧‧‧圖案化側壁子

O1，O2‧‧‧凹槽

P，P’‧‧‧突出部

第1圖繪示了一習知快閃記憶單元的剖面示意圖。

第2圖繪示本發明第一較佳實施例之一半導體裝置的佈局示意圖。

第3圖繪示本發明第一較佳實施例之一半導體裝置沿第2圖A-A’線段之剖面示意圖。

第4圖繪示本發明第一較佳實施例之一半導體裝置沿第2圖B-B’線段之剖面示意圖。

第5圖繪示本發明第二較佳實施例之一半導體裝置之剖面示意圖。

第6圖繪示本發明第三較佳實施例之一半導體裝置之剖面示意圖。

第7圖繪示本發明第四較佳實施例之一半導體裝置之剖面示意圖。

第8圖繪示本發明第五較佳實施例之一半導體裝置之剖面示意圖。

第9圖至第11圖繪示本發明一較佳實施例之形成第三閘極之示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

本發明提供一種半導體裝置，請參考第2圖、第3圖以及第4圖。第2圖繪示本發明第一較佳實施例之一半導體裝置的佈局示意圖。第3圖繪示本發明第一較佳實施例之一半導體裝置沿第2圖A-A’線段之剖面示意圖。第4圖繪示本發明第一較佳實施例之一半導體裝置沿第2圖B-B’線段之剖面示意圖。其中，第2圖為上視示意圖，為明確表達各主要元件的相對關係，部分標示於第3圖以及第4圖的元件未標示於第2圖中。

如第2圖、第3圖以及第4圖所示，半導體裝置100包含一第一介電層104、至少二第一閘極106、一第二介電層108以及至少一第二閘極110依序設置於一半導體基底102上，一側壁子107以及一摻雜區111。半導體基底102可包含例如一由矽、砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。第一介電層104以及第二介電層108可由介電材料所構成，包括矽氧化物、氮氧化物或介電常數大於4的高介電常數介電層，且第一介電層104可藉由熱氧化製程或沈積製程例如化學氣相沈積(chemical vapor deposition，CVD)製程形成。其中，第一介電層104設置於各第一閘極106與半導體基底102之間，可作為穿隧氧化層，熱電子即經由第一介電層104隧穿進出第一閘極106，而達到半導體裝置100之資料存取的功能。第二介電層108設置於二第一閘極106與第二閘極110之間，其可係單層結構或多層結構例如：由氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)疊層組成的多層結構，或是一複晶矽層間氧化層(inter-poly oxide，IPO)，以作為閘間氧化層提供電性絕緣效果。側壁子107由介電材料組成，以提供絕緣效果。第一閘極106以及第二閘極110均可由導電材料所構成，包括多晶矽、金屬矽化物或具有特定功函數的金屬材料。當半導體裝置100以非揮發性(non-volatile)記憶體單元為例，第一閘極106可作為浮置閘極(floating gate)用於儲存熱電子，而第二閘極110可作為控制閘極(control gate)用於控制半導體裝置100之資料存取的功能。在本實施例中，第二閘極110可同時覆蓋相鄰的二第一閘極106，但不以此為限。

半導體裝置100另包含淺溝渠隔離(shallow trench isolation，STI)環繞摻雜區111。淺溝渠隔離包含一第一淺溝渠隔離(shallow trench isolation，STI)112設置於第一閘極106一側的半導體基底102中，以及至少一第二淺溝渠隔離114設置於相對第一淺溝渠隔離112，亦即第一閘極106之另一側的半導體基底102中，其中各第一閘極106可同時部分重疊第一淺溝渠隔離112與第二淺溝渠隔離114。第一淺溝渠隔離112與第二淺溝渠隔離114通常包含介電材料，例如矽氧化物，而形成淺溝渠隔離的方法係為習知該項技藝者與通常知識者所熟知，在此不多加贅述，此外，第一淺溝渠隔離112與第二淺溝渠隔離114的尺寸、形狀與位置也不以此為限。

此外，一具有非平面狀之頂面的第三閘極116設置於半導體基底102中，更詳細地說，第三閘極116係設置於第一淺溝渠隔離112中。第三閘極116可由導電材料所構成，包括多晶矽、金屬矽化物或具有特定功函數的金屬材料。各第一閘極106均部分重疊第三閘極116，也就是說，部分第三閘極116位於各第一閘極106下方，而部分第三閘極116位於二第一閘極106之間。第二閘極110覆蓋相鄰的二第一閘極106，以及二第一閘極106之間的第三閘極116。

值得注意的是，第三閘極116包含至少一突出部P，且突出部P之一頂面將介於第一淺溝渠隔離112的一頂面與第一閘極106之一底面之間，且較佳係高於半導體基底102的一原始表面亦即第一淺溝渠隔離112與第二淺溝渠隔離114之間的半導體基底102之表面，也就是說，摻雜區111的一頂面。其中第一閘極106之至少一者係部分重疊突出部P，且同一第三閘極116的突出部P可被多個不同的第一閘極106所覆蓋。各第一閘極106與第三閘極116重疊的部分包含突出部P的頂面、突出部P的部分側面以及突出部P的兩頂角。與習知技術中，第一閘極中的電荷僅透過沿水平方向延伸的第一介電層亦即穿隧氧化層導出相比，本實施例之突出部P的兩頂角可在第一閘極106與第三閘極116重疊的部分中額外形成轉角(corner)，使第一閘極106中的儲存電荷可經由轉角迅速排出至第三閘極116，以縮短半導體裝置100進行抹除操作的所需時間且更有效率。此外，當半導體裝置100以非揮發性(non-volatile)記憶體單元為例，第三閘極116可作為抹除閘極(erase gate)。

在如第3圖以及第4圖所示之實施例中，第三閘極116具有二突出部P分別設置於二第一閘極106的下方，各第一閘極106分別部分覆蓋相對應的突出部P，且位於第一閘極106與第三閘極116之間的第一介電層104係順應性覆蓋突出部P。此外，第三閘極116僅設置於二第一閘 極106之間的半導體基底102之表面下方的第一淺溝渠隔離112中，而未設置於二第一閘極106之兩側的半導體基底102之表面下方的第二淺溝渠隔離114中，其中，沿平行A-A’線段方向，第二淺溝渠隔離114的一寬度係實質上小於第一淺溝渠隔離112的一寬度。

本發明之突出部P的設置方式並不以上述實施例為限，下文將依序介紹本發明之其它較佳實施例，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。

請參考第5圖，第5圖繪示本發明第二較佳實施例之一半導體裝置之剖面示意圖。如第5圖所示，半導體裝置200包含第一淺溝渠隔離112與第二淺溝渠隔離114設置於半導體基底102中，第一閘極106A/106B與第二閘極110依序設置於半導體基底102上，以及第三閘極202設置於第一淺溝渠隔離112中。與第一較佳實施例不同之處在於，第三閘極202僅具有一突出部P設置於第一閘極106A下方，而未設置於第一閘極106B下方，使相鄰的二第一閘極106A/106B可具有不同的電荷抹除效率。

請參考第6圖，第6圖繪示本發明第三較佳實施例之一半導體裝置之剖面示意圖。如第6圖所示，半導體裝置300包含設置於第一淺溝渠隔離112中的第三閘極302，與前述較佳實施例不同之處在於，第三閘極302的突出部P’係設置於各第一閘極106的一側，更明確地說，係設置於二第一閘極106之間，因此，位於二第一閘極106之間的第二閘極110將重疊突出部P’。此外，突出部P’之一頂面係高於半導體基底102之原始表面，且較佳係低於各第一閘極106之一頂面，也就是說，第三閘極302將部分位於半導體基底102中，且部分(突出部P’)位於半導體基底102上。具有突出部P’之第三閘極302的設置使第一閘極106中的儲存電荷除了可透過沿水平方向延伸的第一介電層104導出例如：第4圖所示的路徑R1之外，也可額外透過沿垂直方向延伸的第一介電層104導出例如：第6圖所示的路徑R2，將有助於增加第一閘極106中的儲存電荷之移除路徑。

請參考第7圖，第7圖繪示本發明第四較佳實施例之一半導體裝置之剖面示意圖。如第7圖所示，半導體裝置400包含設置於第一淺溝渠隔離112中的第三閘極402，與前述較佳實施例不同之處在於，各第一閘極106均分別覆蓋相對應的第三閘極402的複數個突出部P，在本實施例中，複數個突出部P係沿平行A-A’線段方向呈梳狀分布，但不以此為限，被同一個第一閘極106覆蓋之第三閘極402的複數個突出部P亦可 以沿平行B-B’線段方向(即垂直A-A’線段方向)呈梳狀分布。同樣地，突出部P的設置可增加第一閘極106中的儲存電荷之移除路徑，且進一步改善半導體裝置400的資料處理速度。

在其他實施例中，也可參考如第5圖所示之第二較佳實施例，將複數個突出部僅設置於一第一閘極下方，而未設置突出部或設置較少數目的突出部於相鄰的另一第一閘極下方；或是參考如第6圖所示之第三較佳實施，沿平行B-B’線段方向設置複數個突出部於二第一閘極之間；或是將複數個突出部沿平行B-B’線段方向呈梳狀分布設置於至少一第一閘極下方；或是將複數個突出部分別沿平行A-A’線段方向與平行B-B’線段方向設置於至少一第一閘極下方。簡言之，本發明所指設置於第一淺溝渠隔離中之第三閘極所具有的突出部之尺寸、形狀、數量與排列方式，均可依製程需求調整。

請參考第8圖，第8圖繪示本發明第五較佳實施例之一半導體裝置之剖面示意圖。如第8圖所示，在此實施例中，第二閘極118/120分別僅覆蓋相對應的第一閘極106，，而未重疊二第一閘極106之間的部分第三閘極116以及半導體基底102。據此，不同的操作電壓可分別提供至各第二閘極118/120，使相對應的第一閘極106具有不同的耦合電壓，增加半導體裝置500之操作條件的彈性。在本實施例中，第三閘極116具有的突出部P分別設置於各第一閘極106下方，第一介電層104設置於半導體基底102與各第一閘極106之間以及各第一閘極106與第三閘極116之間，使第一介電層104順應性覆蓋突出部P。同樣地，突出部之尺寸、形狀、數量與排列方式，均可依製程需求進一步調整。

請參考第9圖至第11圖，第9圖至第11圖繪示本發明一較佳實施例之形成第三閘極之示意圖。如第9圖所示，首先，提供一半導體基底122，且半導體基底122具有至少一淺溝渠隔離設置於其中，在本實施例中，淺溝渠隔離包含寬度不同的第一淺溝渠隔離124與第二淺溝渠隔離126。之後，形成一圖案化遮罩層128於半導體基底122上，且圖案化遮罩層128覆蓋住第二淺溝渠隔離126，僅部分暴露第一淺溝渠隔離124。

隨後，進行一蝕刻製程去除部分第一淺溝渠隔離124以形成一凹槽O1於第一淺溝渠隔離124中。接著，進行一沈積製程，填入一導電材料層(圖未示)例如多晶矽層於凹槽O1中，並進行一回蝕刻製程，去除部分導電材料層以形成導電層130於第一淺溝渠隔離124中。導電層130的厚度可藉由改變回蝕刻製程的蝕刻時間進行調整，在本實施例中，導電層130的一頂面高於半導體基底122的一原始表面，但不以此為限，導電層130的頂面也可與半導體基底122的原始表面共平面。接下來，再 於圖案化遮罩層128之側壁形成圖案化側壁子132以覆蓋部分導電層130，圖案化側壁子132可用於定義出突出部的所需圖案。

如第10圖所示，利用圖案化遮罩層128與圖案化側壁子132作為遮罩進行一蝕刻步驟去除部分導電層130以形成凹槽O2。接著，進行一沈積製程，填入一介電材料層(圖未示)例如氧化層於凹槽O2中，且進行一回蝕刻製程去除部分介電材料層以形成介電層134。之後，移除圖案化遮罩層128與圖案化側壁子132。在本實施例中，介電層134之表面較佳係與半導體基底122之原始表面共平面，但不以此為限。至此，完成具有突出部的第三閘極136。

此外，視實際製程需要，亦可再選擇性進行下列步驟。如第11圖所示，形成一圖案化遮罩層(圖未示)於半導體基底122上，其中圖案化遮罩層覆蓋第二淺溝渠隔離126且暴露第一淺溝渠隔離124亦即暴露第一淺溝渠隔離124、介電層134以及第三閘極136。接著，進行一蝕刻製程，且蝕刻液較佳為對第一淺溝渠隔離124之材料與介電層134之材料具選擇比，以去除部分第一淺溝渠隔離124與部分介電層134，使第三閘極136突出部的頂面可更加突出於第一淺溝渠隔離124之頂面。

隨後，形成第一介電層104於半導體基底122上，形成第一介電層104的方法包括熱氧化製程或沈積製程例如化學氣相沈積(chemical vapor deposition，CVD)製程。接著，形成一第一閘極材料層於第一介電層104上，其中第一閘極材料層係可由低壓化學氣相沈積(low pressure chemical vapor deposition,LPCVD)製程所形成的導電材料層。之後，在第一閘極材料層上方形成一圖案化遮罩層(圖未示)例如一圖案化光阻層，並進行一蝕刻製程步驟以去除部分第一閘極材料層，以形成彼此分開的至少二第一閘極106，並移除圖案化遮罩層。接下來，再依序形成一第二介電層108以及至少一第二閘極110於第一閘極106上，以完成如第2圖所示的半導體裝置100之半導體裝置結構。在此實施例中，第一閘極106可作為浮置閘極(floating gate)，第二閘極110可作為控制閘極(control gate)，且第三閘極136可作為抹除閘極(erase gate)。

綜上所述，本發明藉由第三閘極的突出部之設置增加第一閘極與第三閘極的重疊面積，以增加第一閘極中的儲存電荷之移除路徑，此外，第三閘極的突出部之設置也使第一閘極中的儲存電荷可經由第一閘極與第三閘極之間的轉角排出，以縮短抹除電荷的所需時間。據此，具有突出部之第三閘極的設置有助於增加半導體裝置的使用壽命(endurance)以及改善半導體裝置的資料處理效率。

100‧‧‧半導體裝置

102‧‧‧半導體基底

104‧‧‧第一介電層

106‧‧‧第一閘極

108‧‧‧第二介電層

110‧‧‧第二閘極

112‧‧‧第一淺溝渠隔離

114‧‧‧第二淺溝渠隔離

116‧‧‧第三閘極

P‧‧‧突出部

Claims (20)

1. 一種半導體裝置，包括：至少一第一閘極設置於一半導體基底上；以及一第三閘極設置於一淺溝渠隔離中，其中該第一閘極部分重疊該第三閘極與該淺溝渠隔離，且該第三閘極包括至少一突出部。
2. 如請求項1所述之半導體裝置，其中該第三閘極的該突出部之一頂面實質上高於該淺溝渠隔離的一頂面。
3. 如請求項1所述之半導體裝置，其中該淺溝渠隔離設置於該半導體基底中，該突出部位於該第一閘極下方，且該第一閘極部分重疊該突出部。
4. 如請求項1所述之半導體裝置，其中該突出部位於該第一閘極之一側。
5. 如請求項4所述之半導體裝置，其中該突出部之一頂面實質上介於該半導體基底的一原始表面與該第一閘極之一頂面。
6. 如請求項1所述之半導體裝置，另包括：一第二閘極；一第一介電層設置於該半導體基底與該第一閘極之間；以及一第二介電層設置於該第一閘極與該第二閘極之間。
7. 如請求項6所述之半導體裝置，其中該第一介電層位於該第一閘極與該第三閘極之間，且該第一介電層順應性覆蓋該突出部。
8. 如請求項6所述之半導體裝置，其中該第一閘極包括浮置閘極(floating gate)，該第二閘極包括控制閘極(control gate)，且該第三閘極包括抹除閘極(erase gate)。
9. 一種半導體裝置，包括：至少二第一閘極設置於一半導體基底上；以及一第三閘極設置於一第一淺溝渠隔離中，二該第一閘極均部分重疊該第三閘極，且該第三閘極包括至少一突出部。
10. 如請求項9所述之半導體裝置，另包括至少一第二淺溝渠隔離設置於該半導體基底中。
11. 如請求項10所述之半導體裝置，其中各該第一閘極分別部分重疊該第一淺溝渠隔離與該第二淺溝渠隔離。
12. 如請求項10所述之半導體裝置，其中該第三閘極未設置於該第二淺溝渠隔離中。
13. 如請求項12所述之半導體裝置，其中該第二淺溝渠隔離的一寬度係實質上小於該第一淺溝渠隔離的一寬度。
14. 如請求項9所述之半導體裝置，其中該第三閘極的該突出部之一頂面高於該第一淺溝渠隔離的一頂面。
15. 如請求項9所述之半導體裝置，其中該第一淺溝渠隔離設置於該半導體基底中，且二該第一閘極之至少一者部分重疊該突出部。
16. 如請求項9所述之半導體裝置，其中該突出部位於二該第一閘極之間，且該突出部之一頂面實質上介於該半導體基底的一原始表面與各該第一閘極之一頂面。
17. 如請求項9所述之半導體裝置，另包括：一第二閘極；一第一介電層設置於該半導體基底與各該第一閘極之間；以及一第二介電層設置於各該第一閘極與該第二閘極之間。
18. 如請求項17所述之半導體裝置，其中該第二閘極覆蓋二該第一閘極以及該第三閘極。
19. 如請求項17所述之半導體裝置，其中該第一介電層位於各該第一閘極與該第三閘極之間，且該第一介電層順應性覆蓋該突出部。
20. 如請求項17所述之半導體裝置，其中各該第一閘極包括浮置閘極(floating gate)，該第二閘極包括控制閘極(control gate)，且該第三閘極包括抹除閘極(erase gate)。