KR100638987B1 - 플래시 메모리 소자의 얕은 트렌치 소자 분리 형성 방법 - Google Patents

플래시 메모리 소자의 얕은 트렌치 소자 분리 형성 방법 Download PDF

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Abstract

본 발명에 따르면, 반도체 기판 상에 패드 산화막을 형성하고, 패드 산화막 상에 하드 마스크를 형성하고, 하드 마스크에 의해 노출된 패드 산화막을 식각하여 제거하되 하드 마스크 아래로 리세스(recess)되도록 패드 산화막을 식각한다. 하드 마스크에 의해 노출된 상기 반도체 기판 부분을 식각하되 리세스된 부분에 노출된 반도체 기판 부분이 식각됨에 따라 모서리(corner)가 라운드(round)진 트렌치(trench)를 형성한다. 트렌치를 채우는 절연층을 형성하여 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI)를 형성한다.
플래시, STI, 모서리 라운딩

Description

플래시 메모리 소자의 얕은 트렌치 소자 분리 형성 방법{Method for forming STI in flash memory device}
도 1a 내지 도 1c는 종래의 플래시 메모리 소자(flash memory device)의 얕은 트렌치 소자 분리(STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 2 내지 도 5는 본 발명의 실시예에 의한 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는, 플래시 메모리(flash memory) 소자의 게이트(gate) 사이를 채우는 절연층을 형성하는 방법에 관한 것이다.
노아형(NOR type) 플래시 메모리 소자는 비휘발성 메모리 소자로 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층 게이트 구조를 가지고 있다. 터널(tunnel) 산화막 상에 플로팅 게이트 및 컨트롤 게이트의 적층 구조가 2층의 도전성 폴리실리콘 구조로 구비되고 있다. 플로팅 게이트와 컨트롤 게이트 사 이에는 층간 유전층으로 ONO(Oxide - Nitride - Oxide) 구조의 커패시터 구조가 도입된다. 컨트롤 게이트에 바이어스(bias)를 인가해 ONO층을 거쳐 커플링 비(coupling ratio)에 따라 플로팅 게이트에 바이어스를 인가한다. 플래시 메모리는 프로그램(program)과 이레이즈(erase)를 상대적으로 높은 바이어스에서 동작시키고 있다.
도 1a 내지 도 1c는 종래의 플래시 메모리 소자(flash memory device)의 얕은 트렌치 소자 분리(STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1a는 종래의 플래시 메모리 소자의 레이아웃을 개략적으로 보여주고, 도 1b는 비트 라인(bit line) 방향의 단면 형상을 개략적으로 보여주고 도 1c는 워드 라인(word line) 방향의 단면 형상을 개략적으로 보여준다. 종래의 플래시 메모리 소자는 반도체 기판(10) 상에 활성 영역(active region: 11)을 설정하는 필드 영역(field region: 15)이 STI 소자 분리로 형성되고 있다. 그리고, 활성 영역(11) 상에 터널 산화막(22), 플로팅 게이트(21), 층간 유전층(24) 및 컨트롤 게이트(25)가 형성된다. 워드 라인(20), 즉, 게이트는 비트 라인과 교차하게 레이아웃이 구성된다. 이때, 워드 라인(20)과 비트 라인이 교차되는 지점이 하나의 셀이 구현된다. 그리고, 활성 영역(11)의 일단에는 비트 라인 콘택(bit line contact: 30)이 드레인 콘택(drain contact)으로 구비되게 된다.
그런데, 이러한 종래의 플래시 메모리 소자에서 STI 필드 영역(15)의 가장자리(edge) 부분은 예리한 각도를 가지는 뾰족한 형태로 형성된다. 플래시 셀 자체는 0.18㎛급 이하의 디자인 룰이 적용되지만, 셀 크기를 줄이기 위해 활성 영역(11)은 실질적으로 0.22㎛급 이하의 디자인 룰로, 그리고, 필드 영역(15)은 0.14㎛급 이하로 설정되는 데 기인한다. 즉, 셀 크기는 작아지지만 활성 영역(11)의 폭을 상대적으로 넓게 유지하기 위해서 필드 영역(15)의 폭을 상대적으로 더 좁게 설정하고 있다.
이에 따라, 필드 영역(15)의 가장자리가 예리한 각도를 가지는 뾰족한 프로파일(profile)을 가지게 되며, 이러한 가장자리 프로파일에 의해 여러 불량이 발생할 수 있다. 예컨대, 노아 플래시 소자의 메모리 셀을 이레이즈(erase)할 때, FN 터널링(tunneling) 기구를 사용하고 있다. 플로팅 게이트(21)에 모여 있는 전하(charge)는 기판(10)으로 빼내어져 이레이즈 동작이 수행된다. 그런데, 필드 영역(15)의 가장자리가 예리한 각도를 가질 때, 이에 인접하는 부분으로 플로팅 게이트(21)에 모여 있던 전하들이 원하지 않게 기판(10)으로 빠져나가는 현상, 즉, 오버 이레이즈(over erase) 불량이 발생될 수 있다. 또한, 전하가 기판(10)으로 균일하게 소거되지 못하고 플로팅 게이트(21)의 한쪽으로만 빠져나갈 수 있다.
따라서, 이러한 플래시 메모리 소자의 동작 불량을 해소하기 위해서는 우선적으로 STI 필드 영역(15)의 프로파일(profile)을 개선하는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 필드 영역의 프로파일을 개선하여 플래시 메모리 소자의 동작 특성 을 개선할 수 있는 플래시 메모리 소자의 얕은 트렌치 소자 분리 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
반도체 기판 상에 패드 산화막을 형성하는 단계;
상기 패드 산화막 상에 하드 마스크를 형성하는 단계;
상기 하드 마스크에 의해 노출된 상기 패드 산화막을 식각하여 제거하되, 상기 하드 마스크 아래로 리세스(recess)되도록 상기 패드 산화막을 식각하는 단계;
상기 하드 마스크에 의해 노출된 상기 반도체 기판 부분을 식각하되, 상기 리세스된 부분에 노출된 상기 반도체 기판 부분이 식각됨에 따라 모서리(corner)가 라운드(round)진 트렌치(trench)를 형성하는 단계; 및
상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하는 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 형성 방법을 제시한다.
상기 패드 산화막을 식각하는 단계는 상기 노출된 패드 산화막 부분을 등방성 식각하는 단계를 포함할 수 있다.
상기 패드 산화막을 식각하는 등방성 식각은 불산을 포함하는 식각액을 사용하는 습식 식각을 포함할 수 있다.
상기 트렌치를 형성하는 단계는 케미컬 다운 식각(CDE)을 포함하는 등방성 건식 식각을 포함할 수 있다.
본 발명에 따르면, 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 필드 영역의 프로파일을 개선하여 플래시 메모리 소자의 동작 특성을 개선할 수 있는 플래시 메모리 소자의 얕은 트렌치 소자 분리 형성 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 필드 영역을 형성할 때, 하드 마스크(hard mask)를 식각 마스크로 이용하여 트렌치(trench)를 형성하기 이전에, 하드 마스크로 도입되는 실리콘 질화막 아래에 패드 산화막(pad oxide)으로 도입되는 실리콘 산화막을 일부 식각하는 과정을 도입한다. 즉, 패드 산화막을 일부 식각하여 하드 마스크 아래에 리세스 홈(recess)을 형성한 후, 하드 마스크에 의해 노출된 부분을 식각하여 반도체 기판에 트렌치를 형성한다. 이후, 트렌치를 채우는 절연막을 형성하여 STI 필드 영역을 형성한다. 이때, 산화막의 식각은 STI의 모서리(coner)를 라운딩(rounding)지게 하기 위해 도입된다.
도 2 내지 도 5는 본 발명의 실시예에 의한 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100), 예컨대, 실리콘 웨이퍼(Si wafer) 상에 산화 및 실리콘 질화물의 증착을 통해 패드 산화막(210) 및 하드 마스크(hard mask)층을 형성한다. 그리고, 활성 영역과 필드 영역을 설정하는 마스크 패턴(mask pattern) 및 식각을 수행하여 하드 마스크(250)를 형성한다. 하드 마스크(250)는 실리콘 질화막을 포함하여 형성될 수 있다.
도 3을 참조하면, 하드 마스크(250) 아래의 패드 산화막(210)의 노출된 부분 을 식각 제거한다. 이때, 식각은 등방성 식각, 예컨대, 불산(HF)을 포함하는 식각액을 사용하는 습식 식각을 수행하여 하드 마스크(250)에 의해 노출된 패드 산화막(210) 부분을 제거하고, 또한, 하드 마스크(250) 아래의 패드 산화막(210) 부분의 일부를 제거하여 리세스(recess: 211)를 언더컷(under cut) 형태로 형성한다. 이때, 불산 습식 식각시의 식각 타겟(target)은 산화물을 대략 250Å 정도로 설정할 수 있다.
도 4를 참조하면, 하드 마스크(250)를 식각 마스크로 이용하여 노출된 반도체 기판(100) 부분을 선택적으로 식각하여 트렌치(105)를 형성한다. 이때, 케미컬 다운 식각(CDE: Chemical Down Etch) 장비를 사용하여 식각을 수행한다. 즉, 등방성 건식 식각으로 트렌치(105)를 형성한다. 이러한 CDE 공정은 등방성 식각 특성을 나타내므로, 리세스(211)가 형성된 부분, 즉, 트렌치(105)의 모서리(155)를 식각하여 라운드(round)지게 할 수 있다.
도 5를 참조하면, 트렌치(105)를 채우는 절연층(150)을 형성한다. 이러한 절연층(150)을 형성하기 이전에 트렌치(105) 벽면에 버퍼막(buffer layer: 151)을 산화 등의 방법으로 형성할 수 있다. 트렌치(105)를 채우는 절연층(150)은 HDP-USG(High Density Plasma - Undoped Silicate Glass) 물질을 증착하여 형성할 수 있다.
상술한 본 발명에 따르면, 얕은 트렌치 소자 분리(STI)의 필드 영역의 모서리(corner) 부분의 프로파일을 보다 더 라운드(round)지게 하여, 오버 이레이즈 등 과 같은 플래시 메모리 소자의 동작 불량을 방지하여, 플래시 메모리 소자의 특성을 개선할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (4)

  1. 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 노출된 상기 패드 산화막을 불산을 포함하는 식각액을 사용하는 등방성 식각을 이용하여 제거하되, 상기 하드 마스크 아래로 리세스(recess)되도록 상기 패드 산화막을 식각하는 단계;
    상기 하드 마스크에 의해 노출된 상기 반도체 기판 부분을 등방성 건식 식각을 이용하여 식각하되, 상기 리세스된 부분에 노출된 상기 반도체 기판 부분이 식각됨에 따라 모서리(corner)가 라운드(round)진 트렌치(trench)를 형성하는 단계; 및
    상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 트렌치를 형성하는 단계의 상기 등방성 건식 식각은 케미컬 다운 식각(CDE)을 포함하는 플래시 메모리 소자의 얕은 트렌치 소자 분리(STI) 형성 방법.
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