KR20040007112A - 반도체소자의 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 플러그 분리 공정시 레지듀를 발생시키지 않는 반도체소자의 플러그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 이웃하는 다수의 게이트전극이 형성된 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 비트라인콘택 및 스토리지노드 콘택을 동시에 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 절연막을 식각하여 상기 게이트전극 사이의 기판을 노출시키는 다수의 콘택홀을 형성하는 단계; 상기 노출된 기판에 콘택되며, 상기 다수의 콘택홀에 리세스되어 형성된 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 포함한 전면에 금속막을 증착하는 단계; 상기 금속막과 상기 폴리실리콘막의 계면에서의 반응을 통해 금속 실리사이드를 형성하기 위해 열처리하는 단계; 및 상기 열처리를 통해 미반응된 상기 금속막을 제거하여 상기 폴리실리콘막과 상기 금속 실리사이드가 적층되며, 이웃하는 플러그와 서로 분리된 다수의 플러그를 형성하는 단계를 포함하는 반도체소자의 플러그 형성방법을 제공한다.

Description

반도체소자의 플러그 형성방법{METHOD FOR FORMING PLUG OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 살리사이드(Self align silicide; salicide)를 이용한 폴리실리콘 플러그 분리 방법에 관한 것이다.
소자의 집적도 향상을 통하여 포토레지스트를 이용한 패턴 형성 공정 자체의 마진과 오버래이의 정확도(Overlay accuracy)를 안정적으로 확보하기가 어렵게 됨에 따라 SAC 공정이 도입되었는 바, SAC 공정은 콘택홀 등의 패턴을 형성함에 있어서 별도의 마스크를 사용하지 않고 이미 증착된 물질을 이용하여 식각을 하는 방식으로 비용 감소에 큰 역할을 하는 것으로, SAC 공정 자체는 여러가지 방법을 사용하고 있으나 대표적인 방법으로는 질화막을 식각방지막으로 사용한다.
또한, 집적도 증가에 따라 층간 콘택 공정이 적용되었고, 이러한 층간 콘택을 이용한 플러그가 도입되었다. 예컨대, 0.15㎛급 반도체소자에서는 비트라인콘택(Bitline contact)과 스토리지노드콘택(Storagenode contact)을 형성할 때 원형(Hole type) 콘택마스크를 사용하는데, 이는 사진식각공정의 오정렬(Mis-alignment)로 인하여 콘택영역 확보에 어려움이 있다. 이를 개선하기 위하여 이종의 절연막질간 예컨대, 산화막과 질화막의 식각선택비 차이를 이용하는 전술한 바와 같은 SAC 공정을 도입하였다.
SAC에 의한 플러그 식각시 T형 플러그 마스크 또는 I형 플러그 마스크를 이용하는데, 이는 플러그간을 절연시키기 위한 산화막을 식각하여 플러그 콘택홀을 형성한 후, 플러그 콘택홀에 예컨대, 폴리실리콘을 증착하고 이를화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 평탄화시켜 콘택홀에 플러그를 매립시키는 기술인 바, 층간절연막(Inter Layer Dielectric; ILD)에 의해 절연된 하부전도층과 상부전도층간의 콘택을 실시함에 있어서, 콘택홀 형성후 이 콘택홀 내부에만 폴리실리콘 등의 플러그 물질을 매립하여 플러그를 형성하는 이러한 방법이 널리 사용되고 있다.
그러나, T형 마스크를 이용한 SAC 플러그 공정은 비트라인콘택의 오정렬 여유는 충분하나, 스토리지코드콘택의 오정렬과 산화막 식각시 발생하는 경사 단면으로 인하여 충분한 콘택영역 확보에 문제가 있다. 한편, I형 마스크를 이용한 SAC 고정은 소자분리마스크(ISOlation mask; 이하 ISO라 함)를 필드산화막(Field OXide; 이하 FOX이라 함) 위로 이동시켜 산화막을 식각하는 방법이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도이며, 이를 참조하여 상세히 살펴본다.
먼저 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 이웃하며, 그 상부에 하드마스크(13)를 구비하는 다수의 도전패턴 예컨대, 게이트전극 패턴을 형성한다.
구체적으로, 산화막계열의 게이트절연막(11)과 폴리실리콘, 텅스텐, 텅스텐 실리사이드 또는 텅스텐질화막 등을 단독 또는 혼합하여 게이트전극(12)을 형성하고, 텅스텐, 텅스텐 실리사이드, 텅스텐질화막 또는 질화막을 이용하여 하드마스크(13)를 형성한다.
여기서, 하드마스크(13)는 1000Å ∼ 3000Å의 두께로 형성하는 것이 바람직하다.
전술한 하드마스크(13) 및 게이트전극(12)의 형성은 통상적으로 전술한 각각을 이루는 물질을 적층한 다음, 게이트전극 마스크를 이용한 사진식각 공정을 통해 형성한다.
게이트전극 패턴을 따라 질화막계열의 식각정지막을 형성하여, SAC 공정시 산화막계열의 절연막과 식각선택비를 확보하고, 식각에 따른 게이트전극 패턴의 손실을 방지하는 바, 여기서는 도면의 간략화를 위해 생략하였다.
게이트전극 패턴 사이의 스페이스를 충분히 채울 수 있을 정도로 BPSG(BoroPhospho Silicate Glass)막, APL(Advanced Planalization Layer)막, HDP(High Density Plasma)산화막 또는 HSQ(Hydrogen SilsesQuioxane)등을 단독 또는 적층하여 2000Å ∼ 10000Å의 두께로 절연막(14)을 형성한 다음, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각을 통해 절연막(14)을 평탄화시켜 후속 포토리소그라피 공정에서의 마진을 확보한다.
이어서, T형 마스크를 이용하여 절연막(14) 상에 SAC 공정을 위한 포토레지스트 패턴(15)을 형성한다.
다음으로 도 1b에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각마스크로 절연막(14)을 선택적으로 식각하여 게이트전극 패턴 사이의 기판(10) 예컨대, 소스/드레인 등의 활성영역을 노출시키는 콘택홀(도시하지 않음)을 형성한다.
한편, 전술한 절연막(14) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C6F6등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
따라서, 게이트 하드마스크 상층부 보호를 통해 하드마스크의 손상을 최소화할 수 있는 SAC 공정의 식각 프로파일을 얻을 수 있다. 이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(15)을 제거한 다음, 세정 공정을 실시하여 식각 잔류물을 제거한다. 이어서, 콘택홀이 형성된 전면에 폴리실리콘막(16)을 증착하여 노출된 기판(10)의 활성영역과 콘택시킨다.
다음으로 도 1c에 도시된 바와 같이, 하드마스크(13)가 노출될 때까지 CMP 공정을 실시하여 플러그(17)간 분리를 실시하는 바, 예컨대, 도면부호 '17a'는 비트라인 콘택용 플러그를 나타내고, 도면부호 '17b'는 스토리지노드 콘택용 플러그를 나타낸다.
한편, 이러한 CMP 과정에서 산화막계열의 절연막(14)과 질화막계열의 하드마스크(13)의 식각선택비 차이로 인한 마이크로 디싱(Micro dishing) 현상에 의해 절연막(14)에 형성된 미세한 홈(18)에 CMP 과정에서 생성되는 레지듀(19, Residue)가 남아서 제거되지 않아 결함 소스(Defect source)로 작용한다.
도 2는 종래의 플러그 분리 후의 단면을 도시한 SEM사진으로, 도 2를 참조하면, 마이크로 디싱에 의해 형성된 홈(18)에서 실리콘질화막 성분과 실리콘산화막성분과 폴리실리콘 성분 및 슬러리 등이 혼합된 레지듀(19)가 잔류하는 것을 확인할 수 있다.
한편, 이러한 레지듀(19)는 후속 공정에서 일종의 결함 소스로 작용하기 때문에 이를 제거하기 위해 과도한 세정 공정이 필요하게 되는 바, 이럴 경우 반도체소자 예컨대, DRAM(Dynamic Random Access Memory)의 경우 생산성이 50% 이상 감소되며, 과도한 세정으로 인해 후속 단계의 재료에 대한 선택의 폭이 좁아진다.
도 3은 주변회로영역에서의 플러그 형성 후의 단면을 도시한 SEM사진으로, CMP에 의해 폴리실리콘 플러그(17)가 완전히 제거되지 않을 경우 주변회로영역에서 폴리실리콘이 함유된 레지듀(19)가 잔류하게 되며, 주변회로영역의 패턴 밀도가 낮으로 인해 게이트전극 패턴이 디싱될 수도 있는 바, 이는 공정마진을 협소하게 하는 요인이 된다.
또한, 연마가 불충분할 경우 플러그 간의 분리가 이루어지지 않아 단락을 유발할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플러그 분리 공정시 레지듀를 발생시키지 않는 반도체소자의 플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도.
도 2는 종래의 플러그 분리 후의 단면을 도시한 SEM사진.
도 3은 주변회로영역에서의 플러그 형성 후의 단면을 도시한 SEM사진.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판41 : 게이트절연막
42 : 게이트전극43 : 하드마스크
44 : 절연막45' : 폴리실리콘막
46' : 금속 실리사이드
상기의 목적을 달성하기 위해 본 발명은, 이웃하는 다수의 게이트전극이 형성된 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 비트라인콘택 및 스토리지노드 콘택을 동시에 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 절연막을 식각하여 상기 게이트전극 사이의 기판을 노출시키는 다수의 콘택홀을 형성하는 단계; 상기 노출된 기판에 콘택되며, 상기 다수의 콘택홀에 리세스되어 형성된 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 포함한 전면에 금속막을 증착하는 단계; 상기 금속막과 상기 폴리실리콘막의 계면에서의 반응을 통해 금속 실리사이드를 형성하기 위해 열처리하는 단계; 및 상기 열처리를 통해 미반응된 상기 금속막을 제거하여 상기 폴리실리콘막과 상기 금속 실리사이드가 적층되며, 이웃하는 플러그와 서로 분리된 다수의 플러그를 형성하는 단계를 포함하는 반도체소자의 플러그 형성방법을 제공한다.
본 발명은 CMP에 의해 폴리실리콘을 분리시킬 때 발생하는 문제점을 해결하기 위해 게이트전극 패턴 비로 위까지 CMP를 진행하여 게이트 레벨에서 광역 평탄화를 이룬 후에 폴리실리콘 플러그를 식각하여 리세스시키고 전면에 Ti 또는 Co 등을 증착 후 어닐링을 통해 폴리실리콘 플러그와 반응시킨다. 그리고 반응하지 않은 Ti 또는 Co를 습식제거함으로써, 콘택저항을 감소시키고 하지의 과도 및 과소 연마에 따른 문제점을 극복하고 레지듀의 발생을 근본적으로 차단하고자 한다.
요컨대, 본 발명은 플러그 분리시 열처리에 의해 금속과 실리콘은 반응하여 실리사이드층으로 형성되지만, 금속과 절연막은 반응하지 않는 성질을 이용하여 실리콘을 포함하는 물질의 표면에만 선택적으로 실리사이드층을 형성하고, 반응하지않은 금속층을 제거하는 일련의 공정인 살리사이드 공정을 적용하는 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 후술한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도이며, 이를 참조하여 상세히 살펴본다.
먼저, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 이웃하며, 그 상부에 하드마스크(43)를 구비하는 다수의 도전패턴 예컨대, 게이트전극 패턴을 형성한다.
구체적으로, 산화막계열의 게이트절연막(41)과 폴리실리콘, 텅스텐, 텅스텐 실리사이드 또는 텅스텐질화막 등을 단독 또는 혼합하여 게이트전극(42)을 형성하고, 텅스텐, 텅스텐 실리사이드, 텅스텐질화막 또는 질화막을 이용하여 하드마스크(43)를 형성한다.
여기서, 하드마스크(43)는 1000Å ∼ 3000Å의 두께로 형성하는 것이 바람직하다.
전술한 하드마스크(43) 및 게이트전극(42)의 형성은 통상적으로 전술한 각각을 이루는 물질을 적층한 다음, 게이트전극 마스크를 이용한 사진식각 공정을 통해 형성한다.
게이트전극 패턴을 따라 질화막계열의 식각정지막을 형성하여, SAC 공정시 산화막계열의 절연막과 식각선택비를 확보하고, 식각에 따른 게이트전극 패턴의 손실을 방지하는 바, 여기서는 도면의 간략화를 위해 생략하였다.
게이트전극 패턴 사이의 스페이스를 충분히 채울 수 있을 정도로 BPSG막, APL막, HDP산화막 또는 HSQ등을 단독 또는 적층하여 2000Å ∼ 10000Å의 두께로 절연막(44)을 형성한 다음, CMP 또는 전면식각을 통해 절연막(44)을 평탄화시켜 후속 포토리소그라피 공정에서의 마진을 확보한다.
이어서, T형 마스크를 이용하여 절연막(44) 상에 SAC 공정을 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 절연막(44)을 선택적으로 식각하여 게이트전극 패턴 사이의 기판(40) 예컨대, 소스/드레인 등의 활성영역을 노출시키는 콘택홀(도시하지 않음)을 형성한다.
한편, 전술한 절연막(44) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C6F6등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
따라서, 게이트 하드마스크 상층부 보호를 통해 하드마스크의 손상을 최소화할 수 있는 SAC 공정의 식각 프로파일을 얻을 수 있다. 이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 다음, 세정 공정을 실시하여 식각잔류물을 제거한다. 이어서, 콘택홀이 형성된 전면에 폴리실리콘막(45)을 증착하여 노출된 기판(40)의 활성영역과 콘택시킨다.
계속해서, 하드마스크(43)의 상부 즉, 게이트전극 패턴 바로 위까지 플러그간의 분리가 일어나지 않을 때까지 CMP 공정을 실시하여 게이트 레벨에서 폴리실리콘막(45)과 절연막(44)의 평탄화를 이룬다.
이 때, 연마에 사용되는 슬러리용 첨가제는 실리카 계열의 퓸드 실리카(Fumed silica)나 산화막계열의 아교질의 실리카(Colloidal silica)를 사용한다.
다음으로 도 4b에 도시된 바와 같이, 전면식각을 실시하여 폴리실리콘막(45')을 리세스시킨다.
이러한 전면식각의 경우 습식과 건식의 방법을 모두 사용할 수 있으며, 질화막계열의 하드마스크(43)에 대한 식각이 일어나지 않고, 폴리실리콘에 대해 식각이 잘 이루어지도록 한다.
따라서, 습식의 경우 질산(HNO3)과 불산(HF)의 혼합용액을 사용하며, 이 때 촉매제로 초산(CH3COOH)을 첨가하여 사용할 수 있다. 이 때, 리세스 정도는 하드마스크(43) 깊이를 초과하지 않는 범위가 되도록 시간을 적절히 조절하며, 이 때 혼합용액의 온도는 상온 ∼ 200℃ 정도가 바람직하다.
건식의 경우 통상적인 폴리실리콘 식각시 사용되는 염소계(Cl) 및 산소계(O2) 가스의 플라즈마를 이용하는 바, Cl2/O2가스를 이용하거나 Cl2/O2에 추가로 N2와 HBr을 첨가하여 사용할 수 있다.
한편, 식각 부산물에 의한 오염을 방지하고 식각의 균일성을 향상시키기 위해 메가소닉(Meganic) 장비를 사용할 수도 있다.
다음으로, 리세스된 폴리실리콘막(45') 상에 Co 또는 Ti 등의 금속막(46)을전면 증착한 다음, 열처리를 통해 금속막(46)과 폴리실리콘막(45')의 계면에서 금속과 실리콘의 반응에 의한 금속 실리사이드(46')를 형성하는 바, 도 4c 내지 도 4d는 이러한 살리사이드 공정을 도시한다. 이 때, 질화막 계열인 하드마스크(43)와 산화막계열인 절연막(44)은 금속막(46)과 반응을 일으키지 않도 잔류하게 된다.
이 때, 금속막(46) 재료로 Co를 사용하는 경우 Co + Si --> CoSi의 반응을 주로 하는 1차 열반응의 경우 350℃ ∼ 600℃의 온도범위에서 열처리를 실시하고, CoSi + Si --> CoSi2의 반응을 주로 하여 금속실리사이드(46')를 형성하는 2차 열반응의 경우 600℃ ∼ 800℃의 온도범위에서 열처리를 실시한다.
또한, 금속막(46) 재료로 Ti를 사용하는 경우 Ti + 2Si --> TiSi2(C49상)의 반응을 주로 하는 1차 열반응의 경우 600℃ ∼ 700℃의 온도범위에서 열처리를 실시하며, 이렇게 형성된 C49상의 TiSi2의 경우 매우 불안정하기 때문에 안정한 C54상을 만들기 위해 즉, TiSi2(C49상) --> TiSi2(C54상)의 반응을 위해 700℃ ∼ 800℃의 온도범위에서 열처리를 실시한다.
다음으로, 습식식각을 통해 미반응 금속막(46)을 제거함으로써, 도 4e에 도시된 바와 같이 폴리실리콘막(45')과 금속 실리사이드(46')가 적층된 구조의 플러그가 서로 분리되어 형성된 공정 단면을 얻는다.
여기서, BLC는 비트라인콘택용 플러그를 나타내며, SNC는 스토리지노드 콘택용 플러그를 니타낸다.
전술한 본 발명은, 스토리지노드 콘택용 및 비트라인콘택용 플러그를 동시에 형성하는 공정에서, CMP로 폴리실리콘 플러그를 분리시키는 경우에 연마가 불충분하게 즉, 과소 연마 되었을 경우 플러그간의 분리가 일어나지 않는 현상을 방지할 수 있으며, CMP로 인해 과도 연마 되었을 경우 SAC 결함의 우려가 없으며, 식각에 의해 플러그 간을 분리시키므로 마이크로 디싱에 의한 레지듀성 결함 발생을 막을 수 있다.
또한, CMP는 게이트 바로 위까지 진행된 후 중단되므로 패턴 밀도가 낮은 영역의 게이트 어택을 방지할 수 있으며, 반도체 베모리소자 등의 주변회로영역에서는 폴리실리콘 레지듀가 남을 우려가 없고, 폴리실리콘 플러그 위에 금속 실리사이드를 형성하므로 콘택 저항을 감소시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 플러그 형성시 과소 및 과도 연마에 의한 결함과 레지듀에 의한 결함 등의 발생을 방지할 수 있어, 궁극적으로 반도체소자의 특성 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (10)

  1. 이웃하는 다수의 게이트전극이 형성된 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 비트라인콘택 및 스토리지노드 콘택을 동시에 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 절연막을 식각하여 상기 게이트전극 사이의 기판을 노출시키는 다수의 콘택홀을 형성하는 단계;
    상기 노출된 기판에 콘택되며, 상기 다수의 콘택홀에 리세스되어 형성된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 포함한 전면에 금속막을 증착하는 단계;
    상기 금속막과 상기 폴리실리콘막의 계면에서의 반응을 통해 금속 실리사이드를 형성하기 위해 열처리하는 단계; 및
    상기 열처리를 통해 미반응된 상기 금속막을 제거하여 상기 폴리실리콘막과 상기 금속 실리사이드가 적층되며, 이웃하는 플러그와 서로 분리된 다수의 플러그를 형성하는 단계
    를 포함하는 반도체소자의 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 T형인 것을 특징으로 하는 반도체소자의 플러그형성방법.
  3. 제 1 항에 있어서,
    상기 금속막은 Ti막 또는 Co막인 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  4. 제 3 항에 있어서,
    상기 Ti막을 열처리하여 금속 실리사이드를 형성하는 단계에서,
    600℃ 내지 700℃에서 1차 열처리한 다음, 700℃ 내지 800℃에서 2차 열처리하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  5. 제 3 항에 있어서,
    상기 Co막을 열처리하여 금속 실리사이드를 형성하는 단계에서,
    350℃ 내지 600℃에서 1차 열처리한 다음, 600℃ 내지 800℃에서 2차 열처리하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  6. 제 1 항에 있어서,
    상기 리세스된 폴리실리콘막을 형성하는 단계는,
    상기 콘택홀을 포함한 전면에 폴리실리콘막을 증착하는 단계;
    상기 폴리실리콘막을 상기 게이트전극 레벨까지 화학적기계적연마하여 평탄화시키는 단계; 및
    상기 평탄화된 폴리실리콘막을 전면식각하여 리세스시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  7. 제 6 항에 있어서,
    상기 전면식각하는 단계에서 염소와 산소를 포함하는 플라즈마를 이용하여 건식식각하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  8. 제 7 항에 있어서,
    상기 염소와 산소를 포함하는 플라즈마에 질소를 더 포함하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  9. 제 6 항에 있어서,
    상기 전면식각하는 단계에서 질산과 불산을 포함하는 혼합용액을 이용하여 습식식각하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  10. 제 9 항에 있어서,
    상기 혼합용액에 초산을 더 포함하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656719B2 (en) 2006-09-08 2010-02-02 Samsung Electronics Co., Ltd. Phase change memory device generating program current and method thereof
KR101159693B1 (ko) * 2010-07-07 2012-06-26 에스케이하이닉스 주식회사 반도체 소자의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001337B1 (ko) * 1992-06-30 1996-01-26 현대전자산업주식회사 고집적 반도체소자의 제조방법
KR960026074A (ko) * 1994-12-07 1996-07-20 양승택 광학 스텝퍼를 이용한 미세한 t-형 패턴의 형성방법
KR19980057041A (ko) * 1996-12-30 1998-09-25 김영환 반도체 장치 제조 방법
KR20020050462A (ko) * 2000-12-21 2002-06-27 박종섭 반도체 소자 및 그의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656719B2 (en) 2006-09-08 2010-02-02 Samsung Electronics Co., Ltd. Phase change memory device generating program current and method thereof
US7936612B2 (en) 2006-09-08 2011-05-03 Samsung Electronics Co., Ltd. Phase change memory device generating program current and method thereof
US8259511B2 (en) 2006-09-08 2012-09-04 Samsung Electronic Co., Ltd. Phase change memory device generating program current and method thereof
KR101159693B1 (ko) * 2010-07-07 2012-06-26 에스케이하이닉스 주식회사 반도체 소자의 제조 방법

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