CN105355587A - 一种避免浅沟槽隔离结构出现深度负载效应的方法 - Google Patents

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Abstract

本发明主要涉及一种避免浅沟槽隔离结构出现深度负载效应的方法，藉由第一、第二开口刻蚀衬底，对应分别形成位于第一区域中的带有倾斜侧壁的第一沟槽和位于第二区域中的带有倾斜侧壁的第二沟槽，后续再刻蚀第二沟槽暴露出来的底部区，直至第一、第二沟槽的深度相同并且呈现为倾斜面的侧壁形貌。

Description

一种避免浅沟槽隔离结构出现深度负载效应的方法
技术领域
本发明主要涉及半导体器件的制备工艺，更确切地说，涉及一种带有浅沟槽隔离结构的半导体器件及其对应的制备方法，在器件密度不同的区域实现用于预制备浅沟槽隔离结构的不同浅沟槽的深度具有一致性。
背景技术
集成电路是一种微型电子系统，它采用微图形加工技术，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在半导体晶片或介质基片上从而实现特定的功能。本发明所指的集成电路特指硅基集成电路。当前硅基集成电路工艺典型的主要包括了双极类型工艺和互补金属-氧化物-半导体工艺以及双极-互补金属-氧化物-半导体工艺，还有双极-互补金属-氧化物-半导体-双扩散MOS工艺等。利用该等工艺制作的电路要实现正确的功能，集成电路内部各个器件之间必须相互隔离，以使各个单个器件能独立地工作，从而保证整个集成电路的正常工作。常用的隔离方法有两类：其一是反偏压式的PN结隔离和沟槽式的全绝缘介质隔离，从而主要作用是防止相邻器件的电极短路和寄生双极类型器件的开启，其二是局部场氧化(LOCOS)和浅槽隔离(STI)用于防止相邻隔离岛之间寄生MOS场效应管的开启。
当前的45纳米及其以下节点的技术中，半导体器件对浅沟槽隔离技术(STI)的要求越来越高。STI工艺是通过干法刻蚀单晶硅形成沟槽，而此沟槽的深度以及侧壁角度对器件以及后续填充工艺影响非常大，如果沟槽形貌畸形，甚至容易造成填充出现空隙和器件漏电等问题。为避免填充出现空隙，一般要求沟槽侧壁倾斜以利于薄膜填充。这就要求刻蚀过程产生重聚合物的刻蚀程式来刻蚀单晶硅，而其副作用就是在图形密集和图形稀疏区造成刻蚀速率的负载，最终导致图形密集和稀疏区的刻蚀深度出现负载效应。
为了克服该问题，由本发明后续的详细说明和所附的权利要求中，在结合本发明伴随着的图式和先前技术的基础之上，本发明揭示的特征和方案将变得清晰。
发明内容
在一些实施例中，披露了一种避免浅沟槽隔离结构出现深度负载效应的方法，主要包括以下步骤：S1：在衬底上形成硬质掩膜层，在衬底的第一区域之上的硬质掩膜层中形成第一开口和在衬底的第二区域之上的硬质掩膜层中形成第二开口；S2：藉由第一、第二开口刻蚀衬底，分别形成位于第一区域中的带有倾斜侧壁的第一沟槽和位于第二区域中的带有倾斜侧壁的第二沟槽，第一沟槽比第二沟槽要深；S3：在硬质掩膜层上覆盖旋涂碳基材料，旋涂碳基材料的一部分还将第一、第二沟槽两者均予以填充满；S4：干法回刻其旋涂碳基材料，直至将硬质掩膜层上方的旋涂碳基材料和将第二沟槽内的旋涂碳基材料完全回刻移除，将第一沟槽顶部的旋涂碳基材料回刻移除但保留第一沟槽底部的一部分旋涂碳基材料；S5：刻蚀衬底从第二沟槽底部暴露出来的部分以增加第二沟槽的深度，直至第一、第二沟槽的深度相同；S6：移除第一沟槽底部残留的旋涂碳基材料。
上述的抑制浅沟槽隔离结构深度负载效应的方法，硬质掩膜层包括底层的二氧化硅层和二氧化硅层上方的氮化硅层。
上述的抑制浅沟槽隔离结构深度负载效应的方法，衬底中形成于第一区域的器件密度与集成于第二区域的器件密度不同。
上述的抑制浅沟槽隔离结构深度负载效应的方法，步骤S1中还包括：先在硬质掩膜层上自下而上依次覆盖抗反射涂层和光刻胶层，经由光刻工艺图案化光刻胶层，形成其中的窗口图形；再刻蚀移除抗反射涂层暴露于窗口图形中部分；之后刻蚀硬质掩膜层暴露在窗口图形中的部分形成硬质掩膜层中的第一、第二开口。
上述的抑制浅沟槽隔离结构深度负载效应的方法，在步骤S1中利用含CF4、O2的刻蚀气体移除抗反射涂层暴露于窗口图形中的部分。
上述的抑制浅沟槽隔离结构深度负载效应的方法，在步骤S1中利用含CH2F2、CHF3、CF4的刻蚀气体移除硬质掩膜层暴露在窗口图形中的部分。
上述的抑制浅沟槽隔离结构深度负载效应的方法，在步骤S1中完成第一、第二开口的制备之后，利用含O2的气体灰化移除光刻胶层和光刻胶层下方的抗反射涂层。
上述的抑制浅沟槽隔离结构深度负载效应的方法，在步骤S2制备带有倾斜侧壁形貌的第一、第二沟槽的过程中，使用含有HBr、O2的刻蚀气体来实施刻蚀衬底的步骤。
上述的抑制浅沟槽隔离结构深度负载效应的方法，在步骤S4中，使用含有CF4、O2的刻蚀气体来干法回刻其旋涂碳基材料。
上述的抑制浅沟槽隔离结构深度负载效应的方法，在步骤S5中，使用含有HBr、O2的刻蚀气体来实施刻蚀的步骤，增加第二沟槽的深度的同时还增加第一、第二沟槽侧壁的陡峭程度，使得第一、第二沟槽侧壁此时的倾斜程度比步骤S2阶段更陡峭。
上述的抑制浅沟槽隔离结构深度负载效应的方法，在步骤S6之后，利用含O2的气体灰化移除第一沟槽底部残留的旋涂碳基材料。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1A显示在底部衬底上制备二氧化硅和氮化硅。
图1B显示图案化二氧化硅和氮化硅。
图1C显示在图形密度不同的区域形成了深度不同的浅沟槽。
图2A是利用旋涂碳素材料SOC覆盖硬质掩膜层。
图2B是回刻的方式刻蚀旋涂碳素材料SOC材料。
图2C是继续刻蚀沟槽以加深沟槽的深度。
图2D是加深沟槽的深度同时还将侧壁刻蚀成陡峭程度更高的形貌。
图2E是填充绝缘材料到浅沟槽中沟槽完整的浅沟槽隔离结构。
具体实施方式
下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。
参见图1所示，本发明提及的一种无深度负载效应的浅沟槽隔离结构的制备方法将在后文对应的内容和附图中一一阐明。在一个用于制备半导体器件的衬底100的上方形成一个硬质掩膜层，该硬质掩膜层通常是复合结构，例如包括在衬底100的上表面先沉积的底层例如一层二氧化硅101和包括在底层之上沉积的顶层如氮化硅102，该两者构成了一个硬质掩膜层(HARDMASK)。在硬质掩膜层上涂覆抗反射涂层103，例如涂覆抗反射涂层(BottomAnti-ReflectiveCoating，简称BARC)，并在抗反射涂层103的上方旋涂一层第一光刻胶层104，通过第一次光刻工艺的曝光显影等必要工艺后，在第一光刻胶层104中形成数个第一窗口图形104a、104b，这也即将石英掩模板上设计好的版图复制到第一光刻胶层104中的程序。之后利用第一光刻胶层104作为掩膜，来干法刻蚀不受第一光刻胶层104保护的抗反射涂层103，主要使用含CF4、O2的刻蚀气体将抗反射涂层103暴露于第一窗口图形104a、104b中的部分刻蚀移除掉，此时硬质掩膜层的局部区域将会直接暴露于第一窗口图形104a、104b中。然后利用第一光刻胶层104作为刻蚀掩膜，从而进一步利用含CH2F2、CHF3、CF4的刻蚀气体将硬质掩膜层暴露于第一窗口图形104a、104b中的部分干法刻蚀移除掉，具体而言，第一窗口图形104a和104b下方的局部二氧化硅101和氮化硅102被刻蚀移除掉，以便能够在硬质掩膜层中刻蚀形成位于第一窗口图形104a下方的一个第一开口110a，和在硬质掩膜层中刻蚀形成位于另一个第一窗口图形104b下方的一个第二开口110b。
值得注意的是，需要强调第一开口110a形成于衬底100的一个第一区域LAY-A，而第二开口110b则形成于衬底100的一个第二区域LAY-B。其中第一开口110a用于刻蚀衬底100在它下方暴露出来的区域来形成一个浅沟槽(也即第一沟槽180a)，而第二开口110b则用于刻蚀衬底100在它下方暴露出来的区域来形成另一个浅沟槽(也即第二沟槽180b)。在传统的浅沟槽制备工艺中正如图1C所示，第一区域LAY-A的器件密度和第二区域LAY-B的器件密度不同，例如第一区域LAY-A是器件密集区而第二区域LAY-B是器件稀疏区。这里所谓的器件密度可以理解为在衬底100上某些指定区域的单位面积上打算制备出/集成的器件总数量。由于第一区域LAY-A和第二区域LAY-B的图形密集程度不同，产生了业界所言的在图形密集区和图形稀疏区造成刻蚀速率的负载，而最终导致图形密集区和区稀疏区的浅沟槽的刻蚀深度出现负面的负载效应。如图1C所示，藉由第一开口110a在第一区域LAY-A干法刻蚀衬底而撷取的第一沟槽180a的深度D1大于由第二开口110b在第二区域LAY-B干法刻蚀衬底而撷取的第二沟槽180b的深度D2。其中第一开口110a的开口尺寸小于第二开口110b的开口尺寸，所以第二沟槽180b的宽度比第一沟槽180a略宽。虽然该第一沟槽180a和第二沟槽180b带有预期的倾斜面侧壁，但是它们的深度D1、D2不一致的情况却是我们极力要避免发生的。
参见图2A的实施例，和图1C类似，先行制备第一沟槽180a和第二沟槽180b由第一开口110a在第一区域LAY-A刻蚀衬底100而制备的第一沟槽180a具有倾斜的侧壁形貌，而由第二开口110b在第二区域LAY-B刻蚀衬底100所制备的第二沟槽180b也具有倾斜的侧壁形貌。主要使用溴化氢(HBR)和氧气O2等刻蚀副产物较重的气体刻蚀硅衬底，形成侧壁倾斜但密集区和稀疏区有深度负载的第一沟槽180a和第二沟槽180b。这也意味着在沟槽的干法刻蚀过程中，由于这里采用的干法刻蚀气体所产生和吸附在第一沟槽180a和第二沟槽180b各自侧壁上的聚合物相对比较多，从而使得第一沟槽180a和第二沟槽180b的深度会出现不相同的情形。
参见图2A的实施例，在包含二氧化硅101和氮化硅102的硬质掩膜层上覆盖旋涂碳基材料120，旋涂碳基材料120的一部分还将第一沟槽180a和第二沟槽180b予以填充满，当然旋涂碳基材料120的也会填充在第一开口110a和第二开口110b中。本发明内容这里所谓的旋涂碳基材料(SpinonCarbon)120在业界有多种材料的选择方式，常见的例如其包括在溶剂系统中的聚酰胺酸组合物和交联剂，还有譬如环氧甲酚酚醛是用于制造旋涂碳基材料SOC层的最常见的材料，总之我们利用旋涂碳基材料120的良好填充性能和使晶圆或衬底表面平坦化。
参见图2B，干法回刻其旋涂碳基材料120，利用含CF4、O2的刻蚀气体干法回刻其旋涂碳基材料120。直至将硬质掩膜层上方覆盖的那些旋涂碳基材料120清除，以及将第一沟槽108a顶部的旋涂碳基材料120回刻清除，和将第二沟槽180b内部的旋涂碳基材料120回刻清除。由于第一沟槽180a比第二沟槽180b要深一些，所以当我们将第二沟槽180b内部的旋涂碳基材料120完全回刻清除之后，并且此时刻作为回刻的刻蚀结束时间点，则第一沟槽180a的底部还依然填充有旋涂碳基材料120。
参见图2C，在这里当我们利用硬质掩膜层作为刻蚀掩膜，和利用第一沟槽180a的底部的旋涂碳基材料120作为刻蚀掩膜的时候，利用含有溴化氢(HBR)和O2等刻蚀副产物较重的刻蚀气体，继续刻蚀第二沟槽180b底部的衬底部分，直至第二沟槽180b的深度持续增加，第二沟槽180b最终的深度值由先前的D2变成此时的D1，也即主张让第一沟槽180a和第二沟槽180b等深。由于密集区和稀疏区有深度负载，所以衬底100的密集区上方的SOC材料的厚度大于衬底100的稀疏区上方的SOC材料厚度，在去掉稀疏区的SOC材料后，密集区沟槽的底部还有剩余SOC。第一沟槽180a底部的旋涂碳基材料120在该刻蚀过程中会略有损失，但是足以保护第一沟槽180a的底部衬底材料不被刻蚀到。主要使用刻蚀副产物较重的气体刻蚀硅衬底，意味着在沟槽的干法刻蚀过程中，由于这里采用的干法刻蚀气体所产生和吸附在第一沟槽180a和第二沟槽180b各自侧壁上的聚合物相对比较多，所以第一沟槽180a和第二沟槽180b的侧壁的倾斜程度会继续发生改变。例如可以这样解释，图1C中衬底101所在平面(水平面)和第二沟槽180b之间的锐角夹角，小于图2C中衬底101所在平面(水平面)和第二沟槽180b之间的锐角夹角。同样的道理，第一沟槽180a顶部也会多多少少被刻蚀掉一部分衬底材料，换句话说，图1C中衬底101所在平面(水平面)和第一沟槽180a之间的锐角夹角，小于图2C中衬底101所在平面(水平面)和第一沟槽180a之间的锐角夹角。如果从形貌上来看待沟槽的侧壁倾斜度变化情况，可以认为由于刻蚀的作用使得图2C中第一沟槽180a和第二沟槽180b各自侧壁的陡峭程度，比图1C中侧壁要更加陡峭。第一沟槽180a和第二沟槽180b从上往下沟槽的宽度逐步变窄，第一沟槽180a底部因为填充有旋涂碳基材料120所以它的底部和靠近底部的侧壁部分的形貌受到的刻蚀影响比较小。
参见图2D所示，还需要利用含O2的气体灰化移除第一沟槽180a底部残留的旋涂碳基材料。从图2D可以看出，我们最后使得第一沟槽180a和第二沟槽180b能够保证具有相同的深度D1，从而摆脱传统方案导致图形密集区和区稀疏区的浅沟槽的刻蚀深度出现负面的负载效应，无论第一区域LAY-A和第二区域LAY-B两者需要布置的器件密度有多么大的差异性都不会在它们之间产生任何沟槽深度负载效应。
参见图2E所示，第一沟槽180a的深度值D1和第二沟槽180b的深度值D1能够保证一致性。硬质掩膜层最后需要移除掉，在作为浅沟槽的第一沟槽180a和第二沟槽180b内部填充绝缘材料150来构成浅沟槽隔离结构STI，浅沟槽隔离结构STI用于定义不同器件各自的有源区，防止不同相邻的器件发生电性干扰，集成电路内部各个器件之间相互隔离，以使各单个器件能独立地工作保证整个集成电路的正常工作。
综上所述，本发明的该方法目的是制作一种侧壁倾斜且无深度负载效应的浅沟道隔离工艺，在45纳米及其以下技术中，器件对浅沟道隔离技术(STI)的要求越来越高。STI工艺是通过干法刻蚀单晶硅形成沟槽，而此沟槽的深度以及侧壁角度对器件以及后续填充工艺影响非常大，甚至造成填充出现空隙和器件漏电等问题。为避免填充出现空隙，要求沟道侧壁倾斜以利于薄膜填充。这就要求刻蚀过程产生重聚合物的刻蚀程式来刻蚀单晶硅；而其副作用就是在图形密集和稀疏区造成刻蚀速率的负载，最终导致图形密集和稀疏区的刻蚀深度出现负载。很大程度上减小了刻蚀工艺和后续填充工艺的窗口。本发明的该方法首先利用传统制作STI工艺的硬质掩膜层结构结合沟槽的刻蚀过程产生较重聚合物的刻蚀程式，形成多个侧壁倾斜但密集区和稀疏区有深度负载的沟槽图形；然后对不同区域的沟槽进行填充性能更好的SOC(SpinonCarbon)涂布和干法回刻；接着转换刻蚀程式，利用干法刻蚀单晶硅副产物较重的程式对稀疏区暴露出的沟槽底部单晶硅进行刻蚀，最后去掉SOC材料。最终形成多个侧壁倾斜且在不同图形区域无深度负载的浅沟槽结构，本发明增加了刻蚀以及后续薄膜填充工艺的窗口。这种侧壁倾斜且无深度负载效应的浅沟道隔离技术无疑是本领域技术人员乐见其成的。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (11)

1.一种避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，包括以下步骤：
S1：在衬底上形成硬质掩膜层，在衬底的第一区域之上的硬质掩膜层中形成第一开口和在衬底的第二区域之上的硬质掩膜层中形成第二开口；
S2：藉由第一、第二开口刻蚀衬底，分别形成位于第一区域中的带有倾斜侧壁的第一沟槽和位于第二区域中的带有倾斜侧壁的第二沟槽，第一沟槽比第二沟槽要深；
S3：在硬质掩膜层上覆盖旋涂碳基材料，旋涂碳基材料的一部分还将第一、第二沟槽两者均予以填充满；
S4：干法回刻其旋涂碳基材料，直至将硬质掩膜层上方的旋涂碳基材料和将第二沟槽内的旋涂碳基材料完全回刻移除，将第一沟槽顶部的旋涂碳基材料回刻移除但保留第一沟槽底部的一部分旋涂碳基材料；
S5：刻蚀衬底从第二沟槽底部暴露出来的部分以增加第二沟槽的深度，直至第一、第二沟槽的深度相同；
S6：移除第一沟槽底部残留的旋涂碳基材料。
2.根据权利要求1所述的抑制浅沟槽隔离结构深度负载效应的方法，其特征在于，硬质掩膜层包括底层的二氧化硅层和二氧化硅层上方的氮化硅层。
3.根据权利要求1所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，衬底中形成于第一区域的器件密度与集成于第二区域的器件密度不同。
4.根据权利要求1所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，步骤S1中还包括：
先在硬质掩膜层上自下而上依次覆盖抗反射涂层和光刻胶层，经由光刻工艺图案化光刻胶层，形成其中的窗口图形；
再刻蚀移除抗反射涂层暴露于窗口图形中部分；
之后刻蚀硬质掩膜层暴露在窗口图形中的部分形成硬质掩膜层中的第一、第二开口。
5.根据权利要求4所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，在步骤S1中利用含CF4、O2的刻蚀气体移除抗反射涂层暴露于窗口图形中的部分。
6.根据权利要求4所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，在步骤S1中，利用含CH2F2、CHF3、CF4的刻蚀气体移除硬质掩膜层暴露在窗口图形中的部分。
7.根据权利要求4所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，在步骤S1中完成第一、第二开口的制备之后，利用含O2的气体灰化移除光刻胶层和光刻胶层下方的抗反射涂层。
8.根据权利要求1所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，在步骤S2制备带有倾斜侧壁形貌的第一、第二沟槽的过程中，使用含有HBr、O2的刻蚀气体来实施刻蚀衬底的步骤。
9.根据权利要求1所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，在步骤S4中，使用含有CF4、O2的刻蚀气体来干法回刻其旋涂碳基材料。
10.根据权利要求1所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，在步骤S5中，使用含有HBr、O2的刻蚀气体来实施刻蚀的步骤，增加第二沟槽的深度的同时还增加第一、第二沟槽各自侧壁的陡峭程度，使得第一、第二沟槽侧壁此时的倾斜程度比步骤S2阶段更陡峭。
11.根据权利要求1所述的避免浅沟槽隔离结构出现深度负载效应的方法，其特征在于，在步骤S6之后，利用含O2的气体灰化移除第一沟槽底部残留的旋涂碳基材料。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863705A (zh) * 2020-07-23 2020-10-30 中国科学院微电子研究所 半导体器件的隔离的形成方法
CN112802796A (zh) * 2019-11-13 2021-05-14 长鑫存储技术有限公司 浅沟槽隔离结构及其形成方法、掩膜结构
US11430795B2 (en) 2020-07-24 2022-08-30 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2023023228A1 (en) * 2021-08-20 2023-02-23 Applied Materials, Inc. Molecular layer deposition contact landing protection for 3d nand

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251791B1 (en) * 1999-07-20 2001-06-26 United Microelectronics Corp. Eliminating etching microloading effect by in situ deposition and etching
US20110151670A1 (en) * 2007-11-21 2011-06-23 Lam Research Corporation Method of controlling etch microloading for a tungsten-containing layer
CN104658882A (zh) * 2013-11-25 2015-05-27 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251791B1 (en) * 1999-07-20 2001-06-26 United Microelectronics Corp. Eliminating etching microloading effect by in situ deposition and etching
US20110151670A1 (en) * 2007-11-21 2011-06-23 Lam Research Corporation Method of controlling etch microloading for a tungsten-containing layer
CN104658882A (zh) * 2013-11-25 2015-05-27 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802796A (zh) * 2019-11-13 2021-05-14 长鑫存储技术有限公司 浅沟槽隔离结构及其形成方法、掩膜结构
CN111863705A (zh) * 2020-07-23 2020-10-30 中国科学院微电子研究所 半导体器件的隔离的形成方法
CN111863705B (zh) * 2020-07-23 2024-04-23 中国科学院微电子研究所 半导体器件的隔离的形成方法
US11430795B2 (en) 2020-07-24 2022-08-30 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2023023228A1 (en) * 2021-08-20 2023-02-23 Applied Materials, Inc. Molecular layer deposition contact landing protection for 3d nand
US11756785B2 (en) 2021-08-20 2023-09-12 Applied Materials, Inc. Molecular layer deposition contact landing protection for 3D NAND

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