CN103824811A - 用于cmos集成电路的替代金属栅极工艺 - Google Patents

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Abstract

本申请涉及用于CMOS集成电路的替代金属栅极工艺。本发明公开一种根据替代金属栅极工艺的互补金属氧化物半导体（CMOS）集成电路结构及其制造方法。利用在成分或厚度上彼此不同的高k栅极电介质材料并且利用在成分或厚度上不同的界面电介质材料形成p沟道MOS晶体管和n沟道MOS晶体管。所描述的替代栅极工艺能够进行构造以使得p沟道或n沟道晶体管栅极结构均不包括来自其他晶体管的金属栅极材料，因而有利于可靠地用填充金属来填充栅极结构。

Description

用于CMOS集成电路的替代金属栅极工艺
技术领域
本发明涉及集成电路制造领域。本发明的实施例更具体地涉及具有包含高介电常数栅极电介质的金属栅极晶体管的互补金属氧化物半导体（CMOS）集成电路。
背景技术
很多现代电子器件和系统现在包括用于控制和管理宽范围的功能和有用应用的实际计算能力。作为本领域的基本原则，减小实现晶体管和其它固态器件的结构的物理特征尺寸的大小使得能够在每个单位“芯片”面积上集成更多的电路功能，或者相反地，对于给定电路功能，消耗更小的芯片面积。作为这种微型化趋势的结果，给定成本的集成电路的能力已经极大地增加。
近年来半导体技术的进展已经使得最小器件特征尺寸（例如，金属氧化物半导体（MOS）晶体管的栅电极的宽度，其定义晶体管沟道长度）能够缩小到超亚微米范围。现有技术的半导体沟道长度现在接近亚20纳米范围。对于MOS晶体管，将晶体管特征尺寸缩放到深亚微米范围使得必须减薄MOS栅极电介质层。常规栅极电介质层（例如二氧化硅）已经因此变得非常薄，这从栅极电流泄漏、制造良品率和可靠性的角度来看可能是有问题的。响应于常规栅极电介质材料的这种限制，诸如氧化铪（HfO2）这样的所谓“高k”栅极电介质已经变得受欢迎。这些电介质比二氧化硅和氮化硅具有更高的介电常数，因此允许那些膜比相应的二氧化硅膜在物理上更厚，同时仍然适于在高性能MOS晶体管中使用。因为目前这些高k膜（从缺陷密度角度来看）比常规电介质材料具有更低的质量，所以典型的常规高k栅极电介质包括二氧化硅等的高质量界面层和高k材料两者；二氧化硅提供良好的介电完整性和质量，而高k材料具有充分高的介电常数以弥补由于界面层导致的电气性能的任何劣化。
如本领域也已知的，金属和金属化合物（诸如氮化钛、钽硅氮化物、碳化钽等）制成的栅电极在现代MOS技术中也受欢迎，特别是与高k栅极电介质相结合。这些金属栅电极消除了不期望的多晶硅耗尽效应，这种效应在这些技术要求的极小特征尺寸下尤其显著。
作为本领域的基本原则，获得期望的MOS晶体管性能（特别是其阈值电压）要求随着硅沟道区和源区/漏区的掺杂浓度和其它物理参数来调谐栅极材料的特性。该调谐中的重要参数是栅电极的功函数。CMOS集成电路将这一工程复杂化，因为n沟道MOS晶体管的期望栅极材料功函数必然不同于p沟道MOS晶体管的期望栅极材料功函数。对于多晶硅栅极材料，这种不同的功函数相对容易通过离子注入的方式来获得，例如通过将各栅电极暴露于其晶体管的源/漏注入；精细调谐通过在栅极形成之前对沟道区的阈值调整注入来完成。
尽管金属栅电极的后形成掺杂已经被用于调整金属栅极功函数，但是常规高k金属栅极CMOS制造工艺经常针对n沟道和p沟道晶体管使用不同的栅极材料。如以下将结合图1a至图1h所描述，提供这些不同的栅极材料已经在常规CMOS集成电路中导致结构问题。
图1a以截面图示出部分根据常规工艺制造的高k金属栅极CMOS集成电路的一部分。图1a的结构包括与常规多晶硅栅极CMOS集成电路共同的很多特征，包括形成在单晶硅衬底的表面处的p阱4p和n阱4n。在阱4p、4n之间的边界处，在衬底的表面上例如以浅沟槽隔离（STI）结构的形式形成隔离电介质结构5；如本领域已知的，隔离电介质结构5的其它实例将存在于集成电路中，以将单独的晶体管相互隔离，包括在阱4p、4n之内。在图1a的示例中，多晶硅栅极结构8设置在阱4p、4n的选定位置上方，即在将要形成最终晶体管栅极的位置处，并且上覆在栅极电介质层7上。n+源区/漏区6n是形成在栅极结构8的相对侧上的p阱4p中的重掺杂区域，并且p+源区/漏区6p是形成在栅极结构8的相对侧上的n阱4n中的重掺杂区域。源区/漏区6n、6p相对于栅极结构8和沿着栅极结构8的侧面在适当位置处的侧壁电介质间隔件9以自对准方式通过常规离子注入来形成。在该常规工艺中，间隔件9形成在栅极结构8的相对侧以限定金属栅极晶体管的最终栅极宽度。如本领域已知的，这些间隔件9自身或者与额外的侧壁间隔件组合可以用于限定轻掺杂源/漏延伸部。
在该常规高k金属栅极技术中，栅极结构8和栅极电介质7是“虚设”结构，因为这些元件不变为完成的集成电路的一部分。相反，虚设栅极结构8和虚设栅极电介质7用作占位件以便限定源区/漏区6n、6p的布置，并且将被去除。在图1b中，已经通过化学气相沉积（CVD）全面地形成了间隔填充电介质材料11，随后通过化学机械抛光（CMP）来使该结构平坦化。间隔填充电介质11填充虚设栅极结构8之间的空间，并且将在高k金属栅极晶体管的整个形成过程中总体上保留。随后的蚀刻去除虚设栅极结构8和虚设栅极电介质7，得到图1c的结构。
参照图1d，在去除虚设栅极结构8和虚设栅极电介质7之后，该常规工艺沉积高k电介质14（通常上覆在图1d中未示出的薄界面层上）。高k电介质14通过与二氧化硅或氮化硅相比具有相对高介电常数的材料的化学气相沉积（CVD）或原子层沉积（ALD）来形成；典型的常规高k电介质材料是HfO2，而高k电介质14的其它选项在本领域中也是已知的。金属栅极层15p是一层金属或导电金属化合物，其通过其成分或通过掺杂具有适于用作p沟道MOS晶体管的栅极的功函数，所述p沟道MOS晶体管具有针对该集成电路的目的的期望阈值电压。金属栅极层15p的示例包括钯、镍、铱、钌、钨、钼、氮化钨、包括碳氮化钛和碳氮化钽在内的碳氮化物、氮氧化物、氧化钌、TiAlN、TaCNO等中的一个或更多个。典型地，势垒金属层（未示出）下衬于最终的金属栅极层15p以防止材料之间的相互扩散。在该常规工艺中，金属栅极层15p接着被全面地沉积，包括沉积在将形成p沟道晶体管的n阱4n上和将形成n沟道晶体管的p阱4p上。
接着在该常规工艺中施加和光刻图案化光刻胶17（如图1e所示）以保护将形成p沟道晶体管的集成电路位置（即n阱4n）并露出将形成n沟道晶体管的那些位置，由此执行n沟道晶体管的形成。从那些露出的位置蚀刻金属栅极层15p得到图1e的结构，其中高k栅极层14和任何下衬界面层保留在适当位置。然后保留在n阱4n上方的光刻胶17被去除。
然后在将形成n沟道晶体管的位置处的p阱4p上方以及保留在n阱4n上方适当位置处的金属栅极层14p上方沉积金属栅极层15n，该金属栅极层15n包括金属或导电金属化合物，其通过其成分或通过掺杂具有适于用作具有期望阈值电压的n沟道MOS晶体管的栅极的功函数。金属栅极层15n的材料可以由一种或更多种元素金属、三元金属、金属合金和导电性金属化合物组成。金属栅极层15n的示例包括：钽、钛、铪及其氮化物和碳化物；氮化硅、氮化铝和铝硅氮化物；以及它们的组合。典型地，势垒金属层（未示出）下衬于最终金属栅极层15n以防止材料之间的相互扩散。
在沉积金属栅极层15n之后，通常形成另一个势垒层（未示出），随后全面沉积填充金属18。填充金属18旨在填充两个晶体管的最终栅电极内的剩余内部间隙。填充金属18的常规成分的示例包括钨、铝等。在图1g中以理想化表象显示了所得到的结构。然后该结构经受CMP以去除过量金属，这种CMP通常继续进行直至间隙填充电介质材料11的表面被清除为止。
根据本发明，已经观察到该常规工艺必须涉及利用填充金属18来填充p沟道晶体管栅极结构内的非常窄的间隙。图1h作为在沉积填充金属18之前的图1g的插图更详细地示出了这种困难。图1h示出根据常规工艺对去除虚设栅电极8和虚设栅极电介质7之后剩余的空间进行填充的数量巨大的层。界面层12设置在栅极开口的底部，然后在该层上形成高k栅极电介质14。势垒金属16p与高k栅极电介质14接触，在势垒金属16p上接着形成（该p沟道MOS晶体管的）金属栅极层15p。第二势垒金属16n沉积在金属栅极层15p上方，随后是金属栅极层15n。第三势垒金属17b接着在金属栅极层15n上方形成，之后沉积填充金属18。作为这种构造的结果，p沟道栅极结构内的间隙19可能相当窄，因而难以用填充金属18来填充。已经观察到该间隙19充分窄以至于导致填充金属18的台阶覆盖（即在势垒金属层17b的拐角处变薄或断开）以及栅极结构自身内的空洞的问题。这些空洞可能导致沿着栅电极的电阻增加，因而导致沿着各个晶体管的栅极的非均匀电势以及庞大数量的晶体管之间操作的不一致性。
另外，在同一栅极结构中彼此相邻地形成金属栅极层15n、15p提高了两种金属之间的材料相互扩散的风险，特别是从上覆金属栅极层15n到下衬金属栅极层15p中。这种相互扩散可能改变预期栅极金属（图1h的示例中的金属栅极层15p）的功函数，因而使预期晶体管性能退化。因此，在这两个金属栅极层之间必须有势垒金属层16n，这样就在变窄的间隙中插入另一金属层并且使整体制造工艺复杂化。
作为进一步的背景，2011年11月22日授权的名为“Method for Integrationof Replacement Gate in CMOS Flow”的共同所有的美国专利8,062,966（通过引用合并于此）描述了高k金属栅极结构和工艺，根据该文献使用替代栅极工艺构造了CMOS集成电路。
发明内容
本发明的实施例提供一种高k金属栅极互补金属半导体（CMOS）结构及其制造方法，其中针对两种晶体管形成了具有良好的台阶覆盖和良好的填充特性的替代金属栅极结构。
本发明的实施例提供了这样的结构和方法，其中不同功函数的金属栅极层之间的相互扩散的风险被避免。
本发明的实施例提供了这样的结构和方法，其中针对同一CMOS集成电路中的p沟道MOS晶体管和n沟道MOS晶体管两者可以优化高k栅极电介质材料。
参照以下说明书及其附图，本发明的实施例的其它目的和优点对于本领域技术人员将是显而易见的。
本发明的实施例可以在用于高k金属栅极CMOS集成电路的替代栅极制造工艺流程以及通过这种工艺形成的结构中实现，其中针对n沟道MOS晶体管和p沟道MOS晶体管相对于彼此单独地去除了虚设多晶硅栅极和虚设栅极电介质结构。n沟道MOS晶体管和p沟道MOS晶体管的高k栅极电介质材料（包括下衬硅和高k材料之间的任何需要的界面层）的厚度和成分可以被独立地控制，以便针对每种导电类型的晶体管单独优化可靠性和性能。
附图说明
图1a到图1h是根据常规制造工艺流程处于各个制造阶段的集成电路的截面图。
图2a是根据本发明的实施例构造的互补金属氧化物半导体（CMOS）集成电路结构的平面图，并且图2b是其截面图。
图3a到图3l是图2a和图2b的集成电路在根据本发明的实施例的各个制造阶段的截面图。
具体实施例
将结合其实施例描述本发明，即实现在互补金属氧化物半导体（CMOS）集成电路中，因为预期本发明将在这种应用中特别有用。然而，进一步预期本发明可以有益地应用于其它集成电路结构和工艺中。因此，应理解的是以下的描述仅是通过示例方式提供的，并且不旨在限制要求保护的本发明的真实范围。
图2a和图2b分别以平面图和截面图示出了p沟道MOS晶体管20p和n沟道MOS晶体管20n的构造，两者均构造在根据本发明的实施例的CMOS集成电路中。尽管附图示出了晶体管20n、20p定位成彼此相邻，当然容易想到这些晶体管20n、20p可以彼此以更大距离定位，并且彼此不必具有电气关系。另外，作为本领域的基本原则，类似于本文描述的晶体管20n、20p构造的很多n沟道晶体管和p沟道晶体管通常将构造在同一集成电路内，并且根据布局和期望的电气特性来改变那些晶体管的尺寸（沟道宽度、沟道长度等）和形状。
在该示例中，晶体管20n被构造在p型阱24p的实例内，并且晶体管20p被构造在n型阱24n的实例内。根据双阱工艺，阱24p、24n都是通过离子注入单晶硅衬底中而形成的阱区域。阱24p、24n以及同一阱内的各个晶体管通常在表面通过隔离电介质结构25的实例（图2b）彼此隔离和分开。在该示例中，隔离电介质结构25被构造成浅沟槽隔离（STI）结构，该结构由在表面的选定位置蚀刻的沟槽中设置的沉积电介质材料（例如氮化硅或二氧化硅）组成。可替换地，隔离电介质结构25可以由根据众所周知的硅局部氧化（LOCOS）工艺构造的一种类型的热二氧化硅形成。
可替换地，在CMOS集成电路根据单阱工艺制造的情况下，将仅形成阱24p、24n中的一个。对于其中衬底是p型硅的示例，晶体管20n将被构造在衬底自身的表面部分中而不是在单独形成的p型阱的实例中。进一步可替换地，根据众所周知的绝缘体上的硅（SOI）技术，晶体管20n、20p可以构造在上覆于绝缘层上的表面硅层内。在该情况下，阱24n、24p将由该硅层的掺杂区形成，其中掺杂通常在该层的整个厚度内延伸。
如图2a和图2b所示，晶体管20n、20p均包括分别上覆在阱24p、24n的选定部分上的各自金属栅极结构30n、30p。以下将更详细描述金属栅极结构30n、30p的构造。在n沟道晶体管20n中，重掺杂n型源区/漏区26n设置在金属栅极结构30n的相对侧上的p阱24p的表面中，并且构成晶体管20n的源区和漏区。类似地，p沟道晶体管20p包括在n阱24n的表面处设置在金属栅极结构30p任一侧上的重掺杂p型源区/漏区26p。
如以下详细描述，根据“替代栅极”工艺形成金属栅极结构30n、30p。因此，间隙填充电介质材料31以与金属栅极结构30n、30p（图2b）的厚度相对应的厚度设置在源区/漏区26n、26p和隔离电介质结构25的表面上方。从图2a的平面图明显看出，在源区/漏区26n、26p的选定位置处贯穿间隙填充电介质材料31形成接触开口29，以允许随后沉积和图案化的导体与晶体管20n、20p进行电接触。
具体参照图2b，金属栅极结构30n是若干不同物理层的叠层结构。金属栅极结构30n包括（或者根据可能的情况上覆于）位于金属栅极结构30n的底部并且在电介质间隔件29之间的界面电介质层32n，该界面电介质层32n与p阱24p的表面接触。界面层32n可以由热二氧化硅构造，在此情况下其位置局限于p阱24p的表面。可替换地，界面层32n可以是沉积的电介质膜（例如，沉积的氮化硅、沉积的二氧化硅或其组合），在此情况下界面层32n将总体上沿着间隔件29的侧面存在。
沉积的高k栅极电介质34n上覆在界面层32n上，并且在本发明的该实施例中也存在于间隔件29的侧面上。高k栅极电介质34n由与二氧化硅或氮化硅相比具有相对高介电常数的电介质材料构造；适于用作高k栅极电介质34n的典型的高k电介质材料包括氧化铪（HfO2）、氧化铪锆（HfZrOx）和高k材料的组合如氧化铪与氧化锆的组合（例如HfO2/ZrO2以及ZrO2/HfO2）。在本发明的实施例中可以可替换地使用本领域已知的其它高k电介质材料。
在高k金属栅极晶体管的构造中使用界面层32n与高k栅极电介质34n的组合在本领域是众所周知的。使用目前技术，高k栅极电介质材料与高质量二氧化硅膜和氮化硅膜相比通常具有相对高的缺陷密度。因此，仅使用高k材料作为MOS晶体管的栅极电介质将导致不期望的栅极泄漏以及退化的晶体管可靠性。如本领域所知，通过将晶体管栅极电介质构造为高k电介质材料和二氧化硅或氮化硅的高质量界面层的组合，可以最小化高k栅极电介质材料中的这些缺陷的影响。预期高k材料的介电常数充分高以使得由界面层呈现的附加串联电容将不会使该组合的有效电容过分减少到不能够满足期望的晶体管和电路性能目标的程度。
金属栅极结构30n内的上覆高k栅极电介质24n是势垒金属36n的相对薄层，在该层上方设置金属栅极层35n。如本领域所知，提供势垒金属36n以限制金属栅极层35n和高k栅极电介质24n之间的相互扩散。势垒金属36n的成分依赖于在任一侧上的层的特定材料，但是通常是来自镧系元素的金属（例如镧、铈、镨、钕、钷，钐、铕、钆、镱）或者其导电金属化合物（例如氧化镧）。金属栅极层35n由元素金属、三元金属、金属合金或者被选择或被掺杂以具有适用于n沟道晶体管20n的期望电学参数（即阈值电压）的功函数的导电金属化合物组成。用于金属栅极层35n的适当材料的示例包括：钽、钛、铪、锆、钨、钼及其氮化物和碳化物；氮化硅、氮化铝和铝硅氮化物；以及它们的组合。
势垒金属37n上覆在金属栅极层35n上，并且被提供以限制金属栅极层35n和上覆填充金属38之间的相互扩散。势垒金属37n的材料的示例包括氮化钛和氮化钽；可以可替换地使用本领域已知的其它材料作为根据本发明的实施例的势垒金属37n。填充金属38n完成根据本发明的该实施例的金属栅极结构30n，并且被提供作为填充间隙填充电介质31的相邻实例之间的间隙内部的导体。适用于填充金属38n的材料的示例包括钨、铝、其合金和在现代集成电路中用作导体的其它常规金属和材料。
金属栅极结构30p与金属栅极结构30n稍微类似地构造，一些差异在于以下将要描述的成分。如同在金属栅极结构30n的情况中，金属栅极结构包括或上覆于在电介质间隔件29之间的n阱34n的表面处的界面电介质层32p。界面层32p可以由与界面层32n相同的材料构造，或者可以可替换地由不同材料构造；如果由不同材料构造，则预期界面层32p的材料将选自以上为界面层32n列出的材料中的一种。进一步在可替换示例中，如果界面层32p是沉积膜而不是热膜，则界面层32p可以沿着间隔件29的侧面存在。高k栅极电介质34p上覆在界面层32p上，并且沿着间隔件29的侧面（以及界面层32p，如果存在）延伸。高k栅极电介质34p可以由与高k栅极电介质34n相同的材料构造，或者根据需要可以可替换地由不同材料构成；如果由不同材料构成，则预期高k栅极电介质34p的材料将选自以上为高k栅极电介质34n列出的材料中的一种。
根据本发明的实施例，界面层32p和高k栅极电介质34p的厚度和成分可以与它们相对应的界面层32n和高k栅极电介质34n的膜不同。例如，可能优选的是n沟道晶体管20n和p沟道晶体管20p中的一个比另一个具有更薄的有效栅极电介质，以匹配或优化器件性能。可替换地或附加地，在金属栅极结构30n、30p中使用的特定材料的差异可以激励为晶体管20n、20p的各自栅极电介质选择不同的厚度或材料。对于图2b所示的示例，在本发明的一个实施例中，晶体管20n的界面层32n明显比晶体管20p的界面层32p更厚，而晶体管20n的高k电介质34n明显比晶体管20p的高k电介质34p更薄。在对应于图2b的截面图的一个示例中，其中晶体管20p、20n具有15-40nm的标称沟道长度和1-2nm之间的有效栅极电介质厚度（即等效二氧化硅），这些材料的成分和厚度是：
Figure BDA0000380468340000091
在该示例中，可预期较薄的高k电介质34n（例如由HfZrOx制成）降低晶体管20n随着时间的正偏置温度不稳定性（PBTI），而可预期较厚的高k电介质34p降低p沟道晶体管20p随着时间的负偏置温度不稳定性（NBTI）。可预期的是，在很多实施方式中，n沟道晶体管20n的界面层32n将比p沟道晶体管20p的界面层32p更厚，而n沟道晶体管20n的高k电介质层34n将比p沟道晶体管20p的高k电介质层34p更薄。在以上的表中反映了这种趋势。还可预期这些膜的成分和厚度的其它组合。
类似于在金属栅极结构30n中，势垒金属36p的相对薄层上覆在高k电介质层34n上，并且金属栅极层35p设置在该势垒金属36p上方。势垒金属36p的成分和厚度可以与势垒金属36n相同，但是根据由金属栅极层35n和35p之间的成分和厚度的差异导致的要求也可以不同。适于用作根据本发明的实施例的金属栅极层35的材料的示例包括钯、镍、铱、钌、钨、钼、氮化钨、包括碳氮化钛和碳氮化钽在内的碳氮化物、氮氧化物、氧化钌、TiAlN、TaCNO等中的一个或更多个。如以上所讨论，基于p沟道MOS晶体管20p和n沟道MOS晶体管20n的期望阈值电压，将针对这些器件单独选择金属栅极层35n、35p的材料或杂质或者两者，以便具有期望的功函数。金属栅极层35n、35p彼此之间的这些成分差异可能使得相关联的势垒金属层36n、36p的成分和厚度必须存在差异，以便针对由各个金属栅极层35n、35p呈现的特定移动离子优化它们的势垒属性。根据沉积和其它制造因素，金属栅极层35n、35p（和势垒金属层36n、36p）的厚度也可以彼此不同。
如同在金属栅极结构30n的情况中，势垒金属37p上覆在金属栅极层35p上，并且被提供以限制金属栅极层35p和上覆填充金属38p之间的相互扩散。势垒金属37p的成分和厚度可以与势垒金属37n相同或者可以不同，如适用于金属栅极层35p的特定成分。通常与填充金属38n具有相同成分的填充金属38p完成金属栅极结构30p并且在所得到的集成电路中用作导体。
根据本发明的实施例，如尤其从图2b中明显看出，包括晶体管20n、20p的CMOS集成电路结构使得能够使用替代栅极工艺形成优化性能的n沟道高k金属栅极MOS晶体管和p沟道高k金属栅极MOS晶体管，并且仍有利于两者金属栅极结构的金属填充。更具体地，该结构是在不要求晶体管沟道导电类型之一的金属栅极结构容纳两者金属栅极层的情况下制造的。结果，能够以最小特定尺寸维度形成n沟道晶体管和p沟道晶体管两者。此外，根据本发明的实施例，可以为两种沟道导电类型的晶体管选择并优化金属栅极材料和高k栅极电介质层两者的成分和厚度，这独立于为另一种沟道导电类型晶体管所选择的那些膜的成分和厚度。在替代栅极工艺中不过分地缩窄间隙填充空间的情况下，也可以独立地选择并优化适用于每种晶体管构造的材料的势垒金属层。
现在参照图3a到图3l，将详细描述根据本发明的实施例构造图2b中包括n沟道MOS晶体管20n和p沟道MOS晶体管20p的CMOS集成电路结构的方法。该描述开始于图3a所示的形式的集成电路结构，其中该结构包括与常规多晶硅栅极CMOS集成电路共同的特征。在该示例中，p阱24p和n阱24n形成在单晶硅衬底的表面处。因此，根据本发明的该实施例的制造工艺流程是双阱工艺，其中通过常规离子注入工艺形成两种导电类型的阱24。可替换地，可以根据单阱工艺流程制造该CMOS结构，在此情况下仅p阱24p或n阱24n中的任一个形成在相反导电类型的衬底中，并且其中在该衬底的选定位置处形成适当沟道导电类型的MOS晶体管。进一步在可替换示例中，可以预期的是本发明可以在其它类型的半导体基体中实现，例如根据众所周知的绝缘体上的硅（SOI）技术在上覆于绝缘体层的单晶半导体层中实现。在此情况下这些和其它实现环境被视为在权利要求的范围内。
在p阱24p和n阱24n之间的边界处，隔离电介质结构25从衬底表面延伸到衬底中。在该示例中，如上面关于图1a到图1h所描述，隔离电介质结构25包括根据众所周知的浅沟槽隔离（STI）技术沉积到所蚀刻的沟槽中的二氧化硅。在期望表面元件的电气隔离的那些位置处，当然将存在隔离电介质结构25的其它实例。如同图1所示，栅极电介质层37被设置在每个n阱24p、24n的多个位置处，其中多晶硅栅极结构40的实例设置在每个栅极电介质层37上方。栅极电介质37可以是二氧化硅或氮化硅或者两者的组合，或者可以由一些其它材料组成，只要其功能基本上作为占位件。栅极电介质层37可以在衬底的完整表面上方延伸，或者可以在形成如图3a的示例所示的栅极结构的蚀刻过程中已经被去除。在将形成最终的金属晶体管栅极结构的位置处，多晶硅栅极结构40上覆在栅极电介质37上。侧壁电介质间隔件29设置在栅极结构40的侧面上。电介质间隔件29可以由任何适当的电介质材料如二氧化硅或氮化硅形成，并且通过化学气相沉积和各向异性蚀刻以常规方式形成。在该替代栅极工艺中，间隔件29用于限定栅极结构的宽度和位置，这通过本说明书将变得显而易见。
在图3a所示的制造阶段，在期望位置形成晶体管20n、20p的源区和漏区。n+源区/漏区26n是按照众所周知的自对准方式形成在栅极结构40的相对侧上的p阱24p中的注入掺杂区；类似地，p+源区/漏区26p是形成在n阱24n中的注入掺杂区，其与该位置中的栅极结构40自对准。间隔件29自身或与附加的侧壁间隔件组合在一起可以用于按照众所周知的方式限定源区/漏区的轻掺杂漏源/漏区延伸部。
图3a的结构是根据多晶硅栅极CMOS集成电路的常规制造工艺加工的，其中可能的例外在于，在那些不形成轻掺杂漏区延伸部或者独立于那些间隔件29形成轻掺杂漏区延伸部的工艺中，间隔件29可以是添加的结构。栅极结构40和栅极电介质42将在形成高k金属栅极晶体管20n、20p时被去除，因此是用作占位件的“虚设”结构，并且用于源区/漏区26n、26p的布局和限定。
在构造虚设栅极结构40和侧壁电介质间隔件29之后，通过化学气相沉积（CVD）在该结构上方沉积间隙填充电介质材料31；然后执行间隙填充电介质31的化学机械抛光（CMP）以使该结构平坦化，如图3b所示。间隙填充电介质31由二氧化硅、氮化硅或足以承受后续工艺并使各个导电层彼此隔离的一些其它适当电介质材料组成。在间隙填充电介质31的平坦化之后，光刻胶44（图3c）被施加、图案化并显影以保护将形成n沟道晶体管20n的位置（当然还有其它n沟道高k金属栅极晶体管的位置）处的虚设栅极结构40，露出在晶体管20p的位置处的虚设栅极结构40。然后执行多晶硅蚀刻以去除露出的虚设栅极结构40，随后蚀刻在被光刻胶44露出的位置处的虚设栅极电介质42。所得到的结构在图3c中示出。然后在后续工艺之前，可以从该结构上去除光刻胶44。
在清洁了从其上去除虚设栅极结构40和虚设栅极电介质42的p阱24n的表面后，可以形成晶体管20p的高k栅极材料，其结果在图3d中示出。根据本发明的实施例，首先通过硅的热氧化以形成二氧化硅或者通过二氧化硅、氮化硅或其它适当电介质材料的化学气相沉积来形成界面层32p。图3d的示例将界面层32p例示为热二氧化硅，因此界面层32p不形成在间隔件29的侧面上；可替换地，沉积的材料将形成在间隔件29的侧面以及间隙填充电介质31和其它结构的顶表面上。在形成界面层32p之后，全面沉积高k栅极电介质34p。高k栅极电介质34p的特定材料可以是氧化铪或者以上结合图2b指出的其它材料中的一种。
同样如相对于图2b所讨论，可以选择界面层32p和高k栅极电介质34p的成分和厚度以便独立于n沟道晶体管20n优化p沟道晶体管20p的性能、可靠性和其它特性。例如，热二氧化硅的界面层32p可以是相对薄的，而高k栅极电介质34p可以做的相对厚。
在形成高k栅极电介质34p之后，接着可以通过溅射或其它适当方法形成势垒金属36p和金属栅极层35p，得到图3e所示的结构。如以上结合图2b所讨论，势垒金属36p和金属栅极层35p的成分和厚度被选择以具有针对p沟道晶体管20p的期望功函数，并且具有对高k栅极层34p和金属栅极层35p之间的相互扩散的适当势垒。
现在参照图3f，接着通常通过溅射沉积全面形成势垒金属37p和填充金属38p。如以上所讨论，势垒金属37p限制了填充金属38p和下衬层之间的相互扩散，因此通常是相对薄的层。填充金属38p旨在填充晶体管20p的栅极结构内的剩余间隙，因此通常是以实质余量过填充，如图3f所示。然而，可以预期到填充金属38p溅射到其中的金属栅极结构30p内的间隙将充分宽，其中仅存在单层级的金属栅极层35p，以使台阶覆盖困难和空洞最小化。在沉积填充金属38p之后，执行CMP以将结构平坦化到足以露出在最终晶体管20n的位置处的虚设多晶硅栅极40的程度，如图3g所示。该CMP工艺可以将晶体管20p的填充电介质31和金属栅极结构30p稍微减薄，但是可以预期的是使用常规控制机构进行的任何此类减薄都是微小的。
在填充金属38p的CMP之后，通过各自的蚀刻工艺从晶体管20n的位置去除虚设栅极结构40和虚设栅极电介质42，得到图3h所示的结构。一旦间隔件29之间的p阱24p的表面被清理，通过在该表面处进行硅的热氧化或者通过期望电介质材料的沉积形成界面层32n，得到图3i的结构。因为它是独立形成的，所以界面层32n不需要与界面层32p具有相同材料或厚度。相反，可以独立地选择界面层32n的成分和厚度以优化晶体管20n的性能和可靠性。在图3i的示例中，界面层32n是热氧化物，形成到比界面层32p的厚度更大的厚度。然后全面沉积高k栅极电介质34n，如图3j所示。如以上所讨论，高k栅极电介质34n可以与高k栅极电介质34p具有不同的成分和厚度，具有为了独立于晶体管20p的性能和可靠性优化晶体管20n的性能和可靠性而选择的属性。在任何情况下，高k栅极电介质34n有高介电常数绝缘材料如氧化铪组成。在图3j所示的示例中，高k栅极电介质34p比高k栅极电介质34n更薄。
如图3k所示，然后在高k栅极电介质34n上方通过溅射或其它适当方法形成势垒金属36n和金属栅极层35n。金属栅极层35n的成分和厚度被选择为具有用于n沟道晶体管20p的期望功函数，因此将通常具有与金属栅极层35p不同的材料或者至少具有不同的杂质。势垒金属36n的成分和厚度被选择为对高k栅极层34n和金属栅极层35n之间的相互扩散提供势垒，并且可以不同于势垒金属36p的成分和厚度，特别是如果金属栅极层35n与金属栅极层35p具有不同的成分。
然后再次通过溅射沉积的方式全面形成势垒金属37n和填充金属38n。图3l示出了所得到的结构。势垒金属37p的成分被选择为防止填充金属38n和下衬层之间的相互扩散，并且将通常是相对薄的。填充金属38n将通常与填充金属38p具有相同材料，但是根据需要则可以可替换地具有不同的金属或金属化合物。填充金属38n的溅射过度填充晶体管20n的栅极结构内的间隙，如图3l所暗示。如同在以上讨论的晶体管20p的情况下，金属栅极结构30n内的该间隙相对较宽，尤其是与其中将形成的第二替代金属栅极结构包括两者金属栅极层的常规工艺相比。利用这种宽的间隙，可以在拐角处以良好的台阶覆盖率溅射填充金属38n，并且没有在栅极结构30n的内部形成空洞的明显风险。在沉积填充金属38n之后，执行CMP以将该结构平坦化，由此完成晶体管20n、20p的构造，并且得到图2b所示且在以上描述的结构。
根据本发明的实施例，提供了包括高k金属栅极MOS晶体管的CMOS集成电路结构和根据替代栅极方案来加工该结构的工艺，其避免了由于将填充金属沉积到包括多个金属栅极层的金属栅极结构的内部的缩窄间隙中而导致的脆弱性。因此该结构和方法产生具有改进性能和可靠性的CMOS集成电路，并且还使得能够将两种导电类型的晶体管构造到可用于给定技术节点的最小尺度。另外，通过避免在同一栅极结构中包括两种金属栅极层，充足的空间被保留以在适当情况下包括势垒金属层，这进一步增强了结构的可靠性。本发明的实施例还使得能够为两种沟道导电类型的晶体管选择金属栅极材料和高k栅极电介质层的成分和厚度，以允许在不要求晶体管类型之间的折中的情况下，独立地优化CMOS结构中的全部晶体管的性能和可靠性。
尽管已经根据其实施例描述了本发明，当然预期对这些实施例的修改和替换将对于参照本说明书和附图的本领域技术人员是显而易见的，这些修改和替换获得本发明的优点和益处。可以预期这些修改和替代是在本文要求保护的本发明的范围内。

Claims (20)

1.一种在基体的半导电表面处形成集成电路结构的方法，所述集成电路结构包括相反沟道导电类型的第一晶体管和第二晶体管，所述方法包括：
在所述表面的选定位置处形成上覆在虚设栅极电介质材料上的第一虚设栅电极和第二虚设栅电极，所述第二虚设栅电极上覆在第一导电类型的区域上，并且所述第一虚设栅电极上覆在第二导电类型的区域上，所述第二导电类型与所述第一导电类型相反；
在所述第一虚设栅电极的相对侧面上的多个位置处，将所述第一导电类型的源区/漏区形成到所述第二导电类型的区域内；
在所述第二虚设栅电极的相对侧面上的多个位置处，将所述第二导电类型的源区/漏区形成到所述第一导电类型的区域内；
在所述第一虚设栅电极和所述第二虚设栅电极之间沉积填充体电介质；
将包括所述第二虚设栅电极的一部分结构上方的掩模层图案化，所述掩模层露出包括所述第一虚设栅电极的一部分结构；
去除所述第一虚设栅电极及其下衬的虚设栅极电介质材料以限定在填充体电介质结构之间的间隙并且露出所述第二导电类型的区域的一部分；
在所述第二导电类型的区域的露出部分处形成第一电介质界面层；
全面沉积第一高k电介质层；
然后沉积第一金属栅极层，所述第一金属栅极层包括金属或金属化合物；
然后沉积第一填充金属以填充在去除了所述第二虚设栅电极的位置处的间隙；
然后将所述结构平坦化以露出所述第二虚设栅电极的顶表面；
去除所述第二虚设栅电极及其下衬的虚设栅极电介质材料以限定在填充体电介质结构之间的间隙并且露出所述第一导电类型的区域的一部分；
在所述第一导电类型的区域的露出部分处形成第二电介质界面层；
全面沉积第二高k电介质层；
然后沉积第二金属栅极层，所述第二金属栅极层包括金属或金属化合物；
然后沉积第二填充金属以填充在去除了所述第二虚设栅电极的位置处的间隙；
然后将所述结构平坦化以露出所述第一填充金属和第二填充金属以及所述填充体电介质的顶表面。
2.根据权利要求1所述的方法，其中所述第一金属栅极层与所述第二金属栅极层具有不同的材料。
3.根据权利要求1所述的方法，其中所述第一高k电介质层与所述第二高k电介质层具有不同的电介质材料。
4.根据权利要求3所述的方法，其中所述第一高k电介质层具有与所述第二高k电介质层的厚度不同的厚度。
5.根据权利要求1所述的方法，其中所述第一高k电介质层具有与所述第二高k电介质层的厚度不同的厚度。
6.根据权利要求5所述的方法，其中所述第一电介质界面层具有与所述第二电介质界面层的厚度不同的厚度。
7.根据权利要求6所述的方法，其中所述第一导电类型是n型；
其中所述第二导电类型是p型；
其中所述第一电介质界面层比所述第二电介质界面层厚；以及
其中所述第一高k电介质层比所述第二高k电介质层薄。
8.根据权利要求1所述的方法，其中所述第一电介质界面层具有与所述第二电介质界面层的厚度不同的厚度。
9.根据权利要求1所述的方法，其还包括：
在去除所述第一虚设栅电极及其下衬的虚设栅极电介质材料的步骤之后并且在形成所述第一电介质界面层的步骤之前，去除所述掩模层。
10.根据权利要求1所述的方法，其还包括：
在沉积所述第一高k电介质层的步骤之后并且在沉积所述第一金属栅极层的步骤之前，沉积第一势垒层；以及
在沉积所述第二高k电介质层的步骤之后并且在沉积所述第二金属栅极层的步骤之前，沉积第二势垒层。
11.根据权利要求1所述的方法，其还包括：
在沉积所述第一金属栅极层的步骤之后并且在沉积所述第一填充金属的步骤之前，沉积第三势垒层；以及
在沉积所述第二金属栅极层的步骤之后并且在沉积所述第二填充金属的步骤之前，沉积第四势垒层。
12.一种在基体的半导电表面处形成的集成电路结构，其包括：
设置在所述表面处的填充体电介质结构；
第一沟道导电类型的第一晶体管，其包括：
第一导电类型的第一对源区/漏区，其形成在所述表面的第二导电类型的区域中，所述第二导电类型与所述第一导电类型相反，所述第一对源区/漏区彼此隔开以在其间的表面处限定第一沟道区；
第一界面电介质层，其上覆在填充体电介质结构之间的第一间隙内的所述第一沟道区的至少一部分表面上；
第一高k电介质材料，其上覆在所述第一间隙内的所述第一界面电介质层上；
第一金属栅极材料，其包括金属或金属化合物并且设置在所述第一间隙内的所述第一高k电介质材料上方；以及
第一填充金属，其设置在所述第一间隙内的所述第一金属栅极材料上方并且基本填充所述第一间隙的内部；
所述第二沟道导电类型的第二晶体管，其包括：
所述第二导电类型的第二对源区/漏区，其形成在所述表面的所述第一导电类型的区域中，所述第二对源区/漏区彼此隔开以在其间的表面处限定第二沟道区；
第二界面电介质层，其上覆在填充体电介质结构之间的第二间隙内的所述第二沟道区的至少一部分表面上；
第二高k电介质材料，其上覆在所述第二间隙内的所述第二界面电介质层上；
第二金属栅极材料，其包括金属或金属化合物并且设置在所述第二间隙内的所述第二高k电介质材料上方；以及
第二填充金属，其设置在所述第二间隙内的所述第二金属栅极材料上方并且基本填充所述第二间隙的内部；
其中所述第一高k电介质材料和所述第二高k电介质材料在从由厚度和成分构成的群组中选择的属性上彼此不同。
13.根据权利要求12所述的结构，其中所述第一界面电介质层和所述第二界面电介质层在从由厚度和成分构成的群组中选择的属性上彼此不同。
14.根据权利要求12所述的结构，其中所述第一金属栅极材料和所述第二金属栅极材料在成分上彼此不同。
15.根据权利要求12所述的结构，其还包括：
第一势垒层，其设置在所述第一间隙内的所述第一高k材料和所述第一金属栅极材料之间；
第二势垒层，其设置在所述第二间隙内的所述第二高k材料和所述第二金属栅极材料之间的。
16.根据权利要求12所述的结构，其还包括：
电介质间隔件，其设置在所述第一间隙和所述第二间隙的侧壁上。
17.根据权利要求16所述的结构，其中所述第一高k电介质材料还沿着所述电介质间隔件之间的所述第一间隙的侧面延伸。
18.根据权利要求17所述的结构，其中所述第一界面电介质层还沿着所述第一高k电介质材料和所述电介质间隔件之间的所述第一间隙的侧面延伸。
19.根据权利要求17所述的结构，其中所述第一金属栅极层还沿着所述第一高k电介质材料的多个部分内的所述第一间隙的侧面延伸。
20.根据权利要去12所述的结构，其中所述第一沟道导电类型是n沟道；
其中所述第二沟道导电类型是p沟道；
其中所述第一界面电介质层比所述第二界面电介质层厚；以及
其中所述第一高k电介质层比所述第二高k电介质层薄。
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