KR20200026252A - 3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판 - Google Patents

3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판 Download PDF

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Abstract

<과제>
열처리에 의한 Si의 방출을 억제 가능하고, Si를 주체로 하는 심부와 산화막의 경계면을 비교적 매끄럽게 할 수가 있는 3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판을 제공한다.
<해결 수단>
산소 농도가 1×1017atoms/cm3 이상인 표층을 가지는 단결정 실리콘 기판의 표층을, 에칭에 의해 가공하여 3차원 형상을 형성한 후, 열처리를 행하여 그 3차원 형상의 표면에 산화막을 형성함으로써 3차원 구조체를 제조한다. 3차원 구조체는 실리콘 기판의 두께 방향으로 요철을 가지는 형상을 이루고, 실리콘 기판의 두께 방향에 따른 높이가 1nm 이상 1000nm 이하, 바람직하게는 1nm 이상 100nm 이하이다.

Description

3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판
본 발명은 3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판에 관한 것이다.
종래, 실리콘 기판을 이용하여 3차원 구조체를 가지는 세로형 트랜지스터를 제조할 때에, 게이트 영역 등을 형성하기 위해, 실리콘 기판의 표면을 에칭하여 필러(pillar)나 트렌치(trench) 등으로 이루어지는 3차원 형상을 형성한 후, 열처리 등에 의해 그 표면을 산화시킴으로써, 내부가 Si를 주체로 하는 심부로 이루어지고, 그 표면이 이산화규소 등의 산화막으로 덮인 3차원 구조체를 형성하는 것이 행해지고 있다(예를 들면 특허문헌 1 또는 2 참조).
일본국 특허 제5176180호 공보 일본국 특허공표 2007－529115호 공보
그렇지만, 특허문헌 1 및 2에 기재된 방법에서는 실리콘 기판으로서 3차원 형상을 형성하는 표층의 산소 농도가 1×1016atoms/cm3 정도 이하인 것을 사용하고 있고, 열처리를 행하면 그 3차원 형상으로부터 Si가 방출되어 버리기 때문에, Si를 주체로 하는 심부가 가늘어진다고 하는 과제가 있었다. 또, 3차원 구조체의 심부와 산화막의 경계면에 요철이 형성되기 때문에, 전기 저항이 커져 전기 특성이 저하해 버린다고 하는 과제도 있었다.
본 발명은 이러한 과제에 주목하여 이루어진 것으로, 열처리에 의한 Si의 방출을 억제 가능하고, Si를 주체로 하는 심부와 산화막의 경계면을 비교적 매끄럽게 할 수가 있는 3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 3차원 구조체의 제조 방법은, 산소 농도가 1×1017atoms/cm3 이상인 표층을 가지는 실리콘 기판의 상기 표층을 가공하여 3차원 형상을 형성한 후, 열처리를 행하여 상기 3차원 형상의 표면에 산화막을 형성함으로써 3차원 구조체를 제조하는 것을 특징으로 한다.
본 발명에 관한 3차원 구조체의 제조 방법은, Si를 주체로 하는 심부와, 그 표면에 형성된 산화막을 가지는 3차원 구조체를 제조할 수가 있다. 본 발명에 관한 3차원 구조체의 제조 방법은, 산소 농도가 1×1017atoms/cm3 이상인 표층을 가지는 실리콘 기판을 사용하기 때문에, 열처리를 행했을 때, 표층에 포함되는 산소가 외방 확산하여, 산화막의 형성에 필요한 산소 원자를, 열처리 분위기 중으로부터뿐만이 아니라 실리콘 기판으로부터도 동시에 공급할 수가 있다. 이에 의해 균일한 산화막 성장을 행할 수가 있다. 또, 실리콘 기판으로부터 산소가 공급되기 때문에, 그 산소가 3차원 형상의 표면으로부터 방출되는 Si와 즉시 결합하여 Si－O 결합을 형성한다. 이와 같이 Si를 산화막으로부터 승화시키지 않고 산화막의 형성에 기여시킬 수가 있어, 열처리에 의한 Si의 방출을 억제할 수가 있다. 또, 이에 의해 Si를 주체로 하는 심부가 가늘어지는 것을 억제할 수가 있다.
본 발명에 관한 3차원 구조체의 제조 방법은, 열처리에 의해 균일한 산화막이 형성되기 때문에, 산소 농도가 낮은 실리콘 기판을 사용했을 때와 비교하여, 심부와 산화막의 경계면을 매끄럽게 할 수가 있다. 이에 의해 심부에서의 전자의 이동이 부드럽게 되기 때문에, 전기 저항이 작아지고 소비 전력을 억제할 수 있음과 아울러 전기 특성을 향상시킬 수가 있다. 또, 전위(轉位)나 적층 결함 등의 결정 결함의 도입 소스(source)가 감소하기 때문에, 변형이나 단열(斷裂) 등의 구조 불량의 억제에도 기여할 수가 있다.
본 발명에 관한 3차원 구조체의 제조 방법에서, 상기 표층은 산소 농도가 클수록, 열처리에 의한 Si의 방출 억제 효과나, 심부와 산화막의 경계면의 평활성이 향상된다고 생각되기 때문에, 산소 농도가 1×1018atoms/cm3 이상인 것이 특히 바람직하다.
본 발명에 관한 3차원 구조체의 제조 방법에서, 상기 3차원 구조체는 상기 실리콘 기판의 두께 방향으로 요철을 가지는 형상을 이루고, 상기 실리콘 기판의 두께 방향에 따른 높이가 1nm 이상 1000nm 이하인 것이 바람직하고, 특히 5nm 이상인 것이 바람직하고, 또 100nm 이하인 것이 바람직하다. 또, 상기 3차원 구조체는 상기 실리콘 기판의 두께 방향(높이)에 대해 수직인 방향의 길이가 1nm 이상 10000nm 이하, 상기 실리콘 기판의 두께 방향(높이)에 대해 수직인 방향의 폭이 1nm 이상 100nm 이하인 것이 바람직하다. 이들의 경우, 예를 들면, 3차원 구조체로서 필러 구조, 핀(fin) 구조, 와이어(wire) 구조, 도트(dot) 구조, 리본 구조, 트렌치를 가지는 구조 등을 형성할 수가 있다.
본 발명에 관한 3차원 구조체의 제조 방법에서, 상기 3차원 형상은 어떠한 방법으로 표층을 가공하여 형성되어도 좋고, 예를 들면, 에칭에 의해 표층을 가공할 수가 있다. 또, 본 발명에 관한 3차원 구조체의 제조 방법에서, 상기 실리콘 기판은 단결정 실리콘 기판인 것이 바람직하다.
본 발명에 관한 세로형 트랜지스터의 제조 방법은, 본 발명에 관한 3차원 구조체의 제조 방법에 의해 제조된 상기 산화막을 가지는 3차원 구조체를 이용하여 트랜지스터를 제조하는 것을 특징으로 한다.
본 발명에 관한 세로형 트랜지스터의 제조 방법은, 본 발명에 관한 3차원 구조체의 제조 방법에 의해 제조된 3차원 구조체를 이용하기 때문에, 전기 특성이 뛰어난 세로형 트랜지스터를 제조할 수가 있다. 3차원 구조체를 이용하여 세로형 트랜지스터를 제조하는 방법은 어떠한 방법이라도 좋다. 여기서, 세로형 트랜지스터란 3차원 구조를 가지는 트랜지스터이다.
본 발명에 관한 세로형 트랜지스터용 웨이퍼는, 산소 농도가 1×1017atoms/cm3 이상인 표층을 가지는 실리콘 기판을 가지는 것을 특징으로 한다. 상기 표층은 산소 농도가 1×1018atoms/cm3 이상인 것이 바람직하다.
본 발명에 관한 세로형 트랜지스터용 웨이퍼는, 실리콘 기판의 표층이 1×1017 또는 1×1018atoms/cm3 이상의 산소 농도를 가지고 있기 때문에, 본 발명에 관한 3차원 구조체의 제조 방법이나 세로형 트랜지스터의 제조 방법에 매우 적합하게 사용할 수가 있다. 본 발명에 관한 세로형 트랜지스터용 웨이퍼는, 본 발명에 관한 3차원 구조체의 제조 방법이나 세로형 트랜지스터의 제조 방법에서 사용됨으로써, 열처리에 의한 Si의 방출을 억제할 수 있음과 아울러, 심부와 산화막의 경계면을 매끄럽게 할 수가 있다. 이에 의해 전기 특성이 뛰어난 세로형 트랜지스터를 제조할 수가 있다.
본 발명에 관한 세로형 트랜지스터용 기판은, 실리콘 기판과, 상기 실리콘 기판의 표면에 설치된 3차원 구조체를 가지고, 상기 3차원 구조체는 상기 실리콘 기판으로부터 연속한 Si를 주체로 하는 심부와, 상기 심부의 표면을 덮는 SiO2제의 피막을 가지고, 상기 심부와 상기 피막의 경계면에서의 10nm 이하 주기의 요철의 고저차가 1.5nm 이하인 것을 특징으로 한다.
본 발명에 관한 세로형 트랜지스터용 기판은, 본 발명에 관한 세로형 트랜지스터용 웨이퍼를 사용하여, 본 발명에 관한 3차원 구조체의 제조 방법이나 세로형 트랜지스터의 제조 방법에 의해 매우 적합하게 제조할 수가 있다. 본 발명에 관한 세로형 트랜지스터용 기판은, 3차원 구조체의 심부와 SiO2제의 피막의 경계면에서의 10nm 이하 주기의 요철의 고저차가 1.5nm 이하이고, 비교적 매끄러운 형상을 이루고 있기 때문에, 심부에서의 전자의 이동이 부드러워 전기 저항이 작고, 소비 전력이 적고, 전기 특성이 뛰어나다. 이에 의해 전기 특성이 뛰어난 세로형 트랜지스터를 제조할 수가 있다. 또한, 본 발명에 관한 세로형 트랜지스터용 기판은, 3차원 구조체를 형성하는 전단계의 것으로서, 표면에 3차원 형상을 가지는 실리콘 기판으로 이루어지고, 상기 실리콘 기판의 상기 3차원 형상을 가지는 표면의 산소 농도가 1×1017atoms/cm3 이상, 바람직하게는 1×1018atoms/cm3 이상이라도 좋다.
본 발명에 관한 3차원 구조 트랜지스터는, 직경 또는 최단변이 1㎛ 이하인 3차원 구조를 포함하는 3차원 구조 트랜지스터에 있어서, 적어도 상기 3차원 구조의 높이 방향의 깊이까지의 영역에서의 산소 농도가 1×1018atoms/cm3 이상으로 되어 있는 Si 기판을 이용하여 가공한 3차원 구조체를 이용하여 만들어진 것을 특징으로 한다. 본 발명에 관한 3차원 구조 트랜지스터는, 본 발명에 관한 3차원 구조체의 제조 방법이나 세로형 트랜지스터의 제조 방법에 의해 매우 적합하게 제조할 수가 있고, 제조 시의 열처리에 의한 Si의 방출을 억제할 수가 있다. 또, Si를 주체로 하는 심부와 산화막의 경계면이 비교적 매끄럽고 전기 특성이 뛰어나다.
본 발명에 의하면, 열처리에 의한 Si의 방출을 억제 가능하고, Si를 주체로 하는 심부와 산화막의 경계면을 비교적 매끄럽게 할 수가 있는 3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판을 제공할 수가 있다.
도 1은 본 발명의 실시의 형태의 3차원 구조체의 제조 방법에 관한 것으로, 표층의 산소 농도가 (a) 1×1018atoms/cm3 전후, (b) 1×1016atoms/cm3 정도, (c) 1×1015atoms/cm3 정도인 실리콘 기판의 열처리 전(As-Product) 및 열처리 후(900℃-4h)의 산소 농도(Concentration)를 나타내는 그래프이다.
도 2는 본 발명의 실시의 형태의 3차원 구조체의 제조 방법의, 제조 프로세스의 일례를 나타내는 수직 단면도이다.
도 3은 도 2에 나타내는 제조 프로세스에 의해, (a) 고산소 농도 실리콘 기판, (b) 저산소 농도 실리콘 기판을 사용하여 제조된, 필러의 직경 70nm, 산화막의 막두께 40nm 때의 필러 부분의 수직 단면을 나타내는 투과형 전자현미경(TEM) 사진이다.
도 4는 도 2에 나타내는 제조 프로세스에 의해, (a) 고산소 농도 실리콘 기판, (b) 저산소 농도 실리콘 기판을 사용하여 제조된, 필러의 직경 70nm, 열처리 온도 1000℃ 때의 필러 부분의 수직 단면을 나타내는 투과형 전자현미경(TEM) 사진이다.
도 5는 도 2에 나타내는 제조 프로세스에 의해 제조된, 필러의 직경 70nm, 산화막의 막두께 40nm 때의, (a) 고산소 농도 실리콘 기판을 사용한 열처리 전, (b) 저산소 농도 실리콘 기판을 사용한 열처리 전, (c) 고산소 농도 실리콘 기판을 사용한 열처리 후, (d) 저산소 농도 실리콘 기판을 사용한 열처리 후의 필러의 수직 단면을 나타내는 투과형 전자현미경(TEM) 사진이다.
도 6은 도 5 (c) 및 (d)에 나타내는, (a) 고산소 농도 실리콘 기판, (b) 저산소 농도 실리콘 기판을 사용한 열처리 후의, 필러의 베이스부의 심부와 산화막의 경계 부근의 수직 단면을 나타내는 투과형 전자현미경(TEM) 사진이다.
도 7은 도 5 (c) 및 (d)에 나타내는, (a) 고산소 농도 실리콘 기판, (b) 저산소 농도 실리콘 기판을 사용한 열처리 후의, 필러의 선단부의 심부와 산화막의 경계 부근의 수직 단면을 나타내는 투과형 전자현미경(TEM) 사진이다.
이하, 실시예에 기초하여 본 발명의 실시의 형태에 대해 설명한다.
본 발명의 실시의 형태의 3차원 구조체의 제조 방법은, 산소 농도가 1×1017atoms/cm3 이상인 표층을 가지는 단결정 실리콘 기판으로 이루어지는 본 발명의 실시의 형태의 세로형 트랜지스터용 웨이퍼를 이용하여 3차원 구조체를 제조한다. 즉, 먼저, 실리콘 기판의 표층을 가공하여 3차원 형상을 형성한다. 이때, 예를 들면 포토리소그래피(photolithography)를 이용하여 패턴을 형성하고, 에칭에 의해 불필요한 부분을 제거함으로써, 실리콘 기판의 표층에 3차원 형상을 형성한다.
3차원 형상을 형성 후, 열처리를 행하여 3차원 형상의 표면에 산화막을 형성한다. 이에 의해 Si를 주체로 하는 심부와, 그 표면에 형성된 산화막을 가지는 3차원 구조체를 제조할 수가 있다. 이때 열처리는 예를 들면 산화를 촉진하기 위해, 건조한 산소 분위기 중에서 행해지는 것이 바람직하다. 또, 예를 들면 열처리 온도를 800~1000℃로 하고, 요구되는 산화막의 두께에 따라 처리 시간을 조정하는 것이 바람직하다.
3차원 구조체의 형상으로서는 실리콘 기판의 두께 방향에 따른 방향을 높이 H로 하고, 그 높이 H에 수직인 방향으로, 가장 짧은 부분을 폭 W, 폭 W에 대해 수직인 방향을 길이 L(≥W)로 하면, 예를 들면, H/W＞1이고 L/W=1인 필러 구조, H/W＞1이고 L/W＞1인 핀 구조, H/W=1이고 L/W＞1인 와이어 구조, H/W=1이고 L/W=1인 도트 구조, H/W＜1이고 L/W≥1인 리본 구조 등을 형성할 수가 있다. 이때 1nm≤H≤1000nm, 1nm≤L≤10000nm, 1nm≤W≤100nm인 것이 바람직하다. 특히 5nm≤H가 바람직하고, 또 H≤100nm가 바람직하다.
도 1 (a)에 나타내듯이, 표층의 산소 농도(Concentration)가 1×1018atoms/cm3 전후인 실리콘 기판(제품명 「ECAS(등록상표)－A」； 글로벌웨이퍼즈저팬주식회사제)을 사용하여, 산소 분위기 중에서 900℃에서 4시간의 열처리를 행했을 때, 실리콘 기판의 표면으로부터 약 5㎛까지의 깊이 영역에서 산소 농도가 감소하고 있어, 산소가 외방 확산하고 있는 것을 알 수 있다. 이에 의해 산화막의 형성에 필요한 산소 원자를, 열처리 분위기 중으로부터뿐만이 아니라, 실리콘 기판으로부터도 동시에 공급할 수 있는 것을 알 수 있다. 이에 반해, 도 1 (b) 및 (c)에 나타내듯이, 표층의 산소 농도가 1×1016atoms/cm3 정도인 실리콘 기판(제품명 「ECAS－C」； 글로벌웨이퍼즈저팬주식회사제) 및 1×1015atoms/cm3 정도인 실리콘 기판(제품명 「ECAS－E」； 글로벌웨이퍼즈저팬주식회사제)을 사용하면, 열처리에 의해 표층 부근의 산소 농도가 증가하고 있어, 주로 열처리 분위기 중으로부터 산소가 받아들여지고 있는 것을 알 수 있다.
이와 같이 표층의 산소 농도가 1×1018atoms/cm3 정도, 바람직하게는 1×1017atoms/cm3 이상인 실리콘 기판을 이용함으로써, 열처리 중에 실리콘 기판으로부터도 산소가 공급되기 때문에 균일한 산화막 성장을 행할 수가 있다. 또, 실리콘 기판으로부터 공급되는 산소가 3차원 형상의 표면으로부터 방출되는 Si와 즉시 결합하여 Si－O 결합을 형성하기 때문에, Si를 산화막으로부터 승화시키지 않고 산화막의 형성에 기여시킬 수가 있어, 열처리에 의한 Si의 방출을 억제할 수가 있다. 또, 이에 의해 Si를 주체로 하는 심부가 가늘어지는 것을 억제할 수가 있다. 또, 균일한 산화막이 형성되기 때문에, 산소 농도가 낮은 실리콘 기판을 사용했을 때와 비교하여, 심부와 산화막의 경계면을 매끄럽게 할 수가 있다.
이렇게 하여, 본 발명의 실시의 형태의 3차원 구조체의 제조 방법에 의해, 산화막을 가지는 3차원 구조체를 제조할 수가 있다. 제조된 3차원 구조체는 심부와 산화막의 경계면이 매끄럽기 때문에, 심부에서의 전자의 이동이 부드러워 전기 저항이 작아지고, 소비 전력을 억제함과 이울러, 뛰어난 전기 특성을 가진다. 또, 전위나 적층 결함 등의 결정 결함의 도입 소스가 감소하기 때문에, 변형이나 단열 등의 구조 불량이 억제되어 있다.
제조된 3차원 구조체를 가지는 기판은 본 발명의 실시의 형태의 세로형 트랜지스터용 기판으로서 사용할 수가 있다. 또, 본 발명의 실시의 형태의 세로형 트랜지스터의 제조 방법은, 제조된 3차원 구조체를 이용하여 전기 특성이 뛰어난 세로형 트랜지스터를 제조할 수가 있다. 3차원 구조체를 이용하여 세로형 트랜지스터를 제조하는 방법은 기존의 방법 등, 세로형 트랜지스터를 제조 가능한 방법이면 어떠한 방법이라도 좋다.
실시예 1
표층의 산소 농도가 다른 실리콘 기판을 이용하여, 본 발명의 실시의 형태의 3차원 구조체의 제조 방법에 의해, 원기둥 형상의 필러 구조를 가지는 3차원 구조체를 제조하였다. 실리콘 기판으로서는 적어도 표면으로부터 깊이 200nm까지의 표층의 산소 농도가 1×1018atoms/cm3 이상인 고산소 농도 실리콘 기판(제품명 「ECAS－A」； 글로벌웨이퍼즈저팬주식회사제； 이하 「고산소 A1」이라고도 한다), 및 표면으로부터 깊이 200nm까지의 표층의 산소 농도가 1×1016~5×1016atoms/cm3 정도인 저산소 농도 실리콘 기판(제품명 「ECAS－C」； 글로벌웨이퍼즈저팬주식회사제； 이하 「저산소 C」라고도 한다)의 2종류를 이용하였다.
먼저, 도 2 (a)에 나타내듯이, SiN막(11)을 마스크로 하여 액침 리소그래피를 행하여, 실리콘 기판(10)의 표층에 원기둥 형상의 필러(12)를 형성하였다. 이때 필러(12)의 높이를 200nm로 하고, 직경을 70, 90, 100nm의 3종류로 하였다. 다음에, 도 2 (b)에 나타내듯이, 건조한 산소 분위기의 산화로의 내부에서 열처리를 행하여, 표면에 SiO2제의 산화막(13)을 형성하였다. 이에 의해 필러(12) 부분의 산화막(13)의 내측이 Si를 주체로 하는 심부(12a)로 된다. 또한, 도 2 (c)에 나타내듯이, 플라즈마 CVD법에 의해 산화막(13)의 표면에 보호막으로서 막두께가 180nm 이상인 SiGe막(14)을 형성하였다.
산화막(13)의 막두께에 의한 영향을 조사하기 위해, 도 2 (b)에서의 열처리 온도를 900℃로 하여, 산화막(13)의 막두께가 20, 30, 40nm의 3종류인 것을 제조하였다. 이때의 필러(12) 부분의 수직 단면의 관찰 결과의 일례를 도 3에 나타낸다. 또한, 단면 관찰 시에는 FIB(집속 이온빔)를 이용하여 단면의 박막 시료를 제작하여, TEM(투과형 전자현미경)에 의해 관찰을 행하였다.
각 수직 단면의 TEM상으로부터, 필러(12)의 중복부(中腹部)에서의 심부(12a)(Si) 및 산화막(13)(SiO2) 외연(外緣)의 직경을 구하고, 수평 단면을 원으로 가정하여, 심부(12a) 및 산화막(13)의 Si 원자수를 계산으로 구하였다. 또, 열처리 전의 필러(12) 부분에 대해서도 마찬가지로 하여, 필러(12)의 중복부에서의 Si 원자수를 계산으로 구하였다. 이렇게 하여 구한 열처리 전후의 각 Si 원자수로부터, 열처리에 의한 Si 원자의 방출 비율(%)을 이하의 (1)식으로 구하였다.
Si 원자의 방출 비율=
　　 　［1－(열처리 후의 심부(12a)의 Si 원자수＋산화막(13)의 Si 원자수)
　　　 　/(열처리 전의 Si 원자수)］×100　　　　　　　　　 　(1)
각 실리콘 기판(10)에서의 산화막(13)의 각 막두께 및 필러(12)의 각 직경에 대한, 열처리에 의한 Si 원자의 방출 비율을 표 1에 나타낸다. 표 1에 나타내듯이, 산화막(13)의 막두께 및 필러(12)의 직경이 같은 것이면, 고산소 농도 실리콘 기판이 저산소 농도 실리콘 기판보다 Si의 방출 비율이 낮아지는 경향이 있다는 것이 확인되었다. 또, 산화막(13)의 막두께가 클수록, 또 필러(12)의 직경이 작을수록 Si의 방출 비율이 높아지는 것도 확인되었다.
Figure pct00001
다음에, 열처리의 온도에 의한 영향을 조사하기 위해, 도 2 (b)에서의 열처리 온도를 800℃, 900℃, 1000℃의 3종류로 하고, 산화막(13)의 두께가 40nm인 것을 제조하였다. 이때의 필러(12) 부분의 수직 단면의 관찰 결과의 일례를 도 4에 나타낸다. 또한, 단면 관찰 시에는 도 3의 경우와 마찬가지로, FIB를 이용하여 단면의 박막 시료를 제작하여 TEM에 의해 관찰을 행하였다.
또, (1)식을 이용하여, 표 1의 경우와 마찬가지로 하여, 열처리에 의한 Si 원자의 방출 비율(%)을 구하였다. 각 실리콘 기판(10)에서의 열처리의 각 온도 및 필러(12)의 각 직경에 대한, 열처리에 의한 Si 원자의 방출 비율을 표 2에 나타낸다. 표 2에 나타내듯이, 열처리의 온도 및 필러(12)의 직경이 같으면, 고산소 농도 실리콘 기판이 저산소 농도 실리콘 기판보다 Si의 방출 비율이 낮아지는 경향이 있다는 것이 확인되었다. 또, 필러(12)의 직경이 작을수록 Si의 방출 비율이 높아지는 것도 확인되었다.
Figure pct00002
다음에, 필러(12) 부분의 고분해능 TEM 관찰을 행하였다. 관찰에는 원자 분해능 분석 전자현미경 「JEM－ARM200F(일본전자주식회사제)」를 이용하였다. 측정 조건은 전자총이 냉음극 전계 방출형 전자총, 가속 전압이 200kV, 분해능이 100pm이다. 관찰 시료로서는 도 3 (a) 및 (b)에 나타내는, 각각 고산소 농도 실리콘 기판 및 저산소 농도 실리콘 기판을 사용하여 제조된, 필러(12)의 직경 70nm, 산화막(13)의 막두께 40nm의 것을 이용하였다. 또, 단면의 관찰 시에는 복합 빔가공 관찰 장치 「JIB－4601F(일본전자주식회사제)」를 이용하여 FIB 가공을 행하여 박막 시료를 제작하였다.
열처리 전 및 열처리 후의 각 시료의 필러(12)의 수직 단면, 열처리 후의 필러(12)의 베이스부의 심부(12a)와 산화막(13)의 경계 부근의 수직 단면, 및 열처리 후의 필러(12)의 선단부의 심부(12a)와 산화막(13)의 경계 부근의 수직 단면을 각각 도 5, 도 6 및 도 7에 나타낸다.
도 5 (a) 및 (b)에 나타내듯이, 고산소 농도 실리콘 기판 및 저산소 농도 실리콘 기판을 사용한 쌍방 모두, 열처리 전의 필러(12)의 측면에는 수십nm 주기로 고저차가 1.5nm보다 큰 요철이 인지되어 매끄럽지 않은 것이 확인되었다. 열처리를 행함으로써, 도 5 (c)에 나타내듯이, 고산소 농도 실리콘 기판을 사용한 것은 필러(12)의 심부(12a)와 산화막(13)의 경계면에, 10nm 이하 주기의 것에서 고저차가 1.5nm 이상인 요철은 인지되지 않아 매끄럽게 되어 있다는 것이 확인되었다. 이에 반해, 도 5 (d)에 나타내듯이, 저산소 농도 실리콘 기판(10)을 사용한 것은 열처리를 행해도, 필러(12)의 심부(12a)와 산화막(13)의 경계면에, 10nm 이하 주기의 것에서 고저차가 1.5nm보다 큰 요철이 많이 남아 있어 매끄럽게 되어 있지 않은 것이 확인되었다.
또, 도 6 (a) 및 도 7 (a)에 나타내듯이, 고산소 농도 실리콘 기판을 사용한 것은 Si 원자(각 도 중의 흰 점)가 명료하게 인지되고, 필러(12)의 심부(12a)와 산화막(13)의 경계면도 명료하고 매끄럽다는 것이 확인되었다. 이에 반해, 도 6 (b) 및 도 7 (b)에 나타내듯이, 저산소 농도 실리콘 기판을 사용한 것은 필러(12)의 심부(12a)와 산화막(13)의 경계 부근의 Si 원자(각 도 중의 흰 점)가 불명료하고 희미해져 있고, 필러(12)의 심부(12a)와 산화막(13)의 경계면도 불명료하다는 것이 확인되었다. 이것은 경계 부근에 O2가 들어가 있기 때문이고, 이에 의해 경계면이 매끄럽게 되어 있지 않은 것으로 생각된다.
10　실리콘 기판
11　SiN막
12　필러(pillar)
　12a　심부
13　산화막
14　SiGe막

Claims (12)

  1. 산소 농도가 1×1017atoms/cm3 이상인 표층을 가지는 실리콘 기판의 상기 표층을 가공하여 3차원 형상을 형성한 후, 열처리를 행하여 상기 3차원 형상의 표면에 산화막을 형성함으로써 3차원 구조체를 제조하는 것을 특징으로 하는 3차원 구조체의 제조 방법.
  2. 제1항에 있어서,
    상기 표층은 산소 농도가 1×1018atoms/cm3 이상인 것을 특징으로 하는 3차원 구조체의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 3차원 구조체는 상기 실리콘 기판의 두께 방향으로 요철을 가지는 형상을 이루고, 상기 실리콘 기판의 두께 방향에 따른 높이가 1nm 이상 1000nm 이하인 것을 특징으로 하는 3차원 구조체의 제조 방법.
  4. 제3항에 있어서,
    상기 3차원 구조체는 상기 높이가 1nm 이상 100nm 이하인 것을 특징으로 하는 3차원 구조체의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 3차원 구조체는 상기 실리콘 기판의 두께 방향에 대해 수직인 방향의 길이가 1nm 이상 10000nm 이하, 상기 실리콘 기판의 두께 방향에 대해 수직인 방향의 폭이 1nm 이상 100nm 이하인 것을 특징으로 하는 3차원 구조체의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 3차원 형상은 에칭에 의해 상기 표층을 가공하여 형성되는 것을 특징으로 하는 3차원 구조체의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 실리콘 기판은 단결정 실리콘 기판인 것을 특징으로 하는 3차원 구조체의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 3차원 구조체의 제조 방법에 의해 제조된 상기 산화막을 가지는 3차원 구조체를 이용하여 트랜지스터를 제조하는 것을 특징으로 하는 세로형 트랜지스터의 제조 방법.
  9. 산소 농도가 1×1017atoms/cm3 이상인 표층을 가지는 실리콘 기판을 가지는 것을 특징으로 하는 세로형 트랜지스터용 웨이퍼.
  10. 제9항에 있어서,
    상기 표층은 산소 농도가 1×1018atoms/cm3 이상인 것을 특징으로 하는 세로형 트랜지스터용 웨이퍼.
  11. 실리콘 기판과,
    상기 실리콘 기판의 표면에 설치된 3차원 구조체를 가지고,
    상기 3차원 구조체는 상기 실리콘 기판으로부터 연속한 Si를 주체로 하는 심부와, 상기 심부의 표면을 덮는 SiO2제의 피막을 가지고, 상기 심부와 상기 피막의 경계면에서의 10nm 이하 주기의 요철의 고저차가 1.5nm 이하인 것을 특징으로 하는 세로형 트랜지스터용 기판.
  12. 직경 또는 최단변이 1㎛ 이하인 3차원 구조를 포함하는 3차원 구조 트랜지스터에 있어서, 적어도 상기 3차원 구조의 높이 방향의 깊이까지의 영역에서의 산소 농도가 1×1018atoms/cm3 이상으로 되어 있는 Si 기판을 이용하여 가공한 3차원 구조체를 이용하여 만들어진 3차원 구조 트랜지스터.
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