CN110945632A - 三维结构体的制造方法、垂直晶体管的制造方法、垂直晶体管用晶元以及垂直晶体管用基板 - Google Patents

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Abstract

【技术问题】提供一种三维结构体的制造方法、垂直晶体管的制造方法、垂直晶体管用晶元以及垂直晶体管用基板,其能够抑制热处理造成的Si释放,并能够使以Si为主体的芯部与氧化膜的边界面比较平滑。【解决方案】当通过蚀刻对具有氧浓度为1×1017atoms/cm3以上的表层的单晶硅基板的表层进行加工而形成了三维形状后,通过进行热处理而在该三维形状的表面形成氧化膜,从而制造三维结构体。三维结构体形成在硅基板的厚度方向具有凹凸的形状,沿着硅基板的厚度方向的高度是1nm以上且1000nm以下,优选是1nm以上且100nm以下。

Description

三维结构体的制造方法、垂直晶体管的制造方法、垂直晶体管 用晶元以及垂直晶体管用基板
技术领域
本发明涉及一种三维结构体的制造方法、垂直晶体管的制造方法、垂直晶体管用晶元以及垂直晶体管用基板。
背景技术
以往,当使用硅基板制造具有三维结构体的垂直晶体管时,为了形成栅极区域等,在对硅基板的表面进行蚀刻而形成由柱状物、沟槽等构成的三维形状后,通过利用热处理等而使其表面氧化,从而能够形成内部由以Si为主体的芯部构成、其表面被二氧化硅等氧化膜覆盖的三维结构体(例如参照专利文献1或2)。
现有技术文献
专利文献
专利文献1:日本专利第5176180号公报
专利文献2:日本特表2007-529115号公报
发明内容
(一)要解决的技术问题
但是,在专利文献1及2所记载的方法中,作为硅基板而使用形成三维形状的表层的氧浓度在1×1016atoms/cm3程度以下的硅基板,当进行热处理时,Si从该三维形状中释放出来,因此存在以Si为主体的芯部变细的技术问题。另外,由于在三维结构体的芯部与氧化膜的边界面形成有凹凸,因此也存在电阻变大,电特性降低的技术问题。
本发明着眼于这样的技术问题而完成,其目的在于提供一种三维结构体的制造方法、垂直晶体管的制造方法、垂直晶体管用晶元以及垂直晶体管用基板,其能够抑制热处理造成的Si释放,并能够使以Si为主体的芯部与氧化膜的边界面比较平滑。
(二)技术方案
为了实现上述目的,本发明的三维结构体的制造方法,其特征在于,在对具有氧浓度在1×1017atoms/cm3以上的表层的硅基板的所述表层进行加工而形成了三维形状后,通过进行热处理而在所述三维形状的表面形成氧化膜,从而制造三维结构体。
本发明的三维结构体的制造方法能够制造具有以Si为主体的芯部和在其表面形成的氧化膜的三维结构体。本发明的三维结构体的制造方法由于使用具有氧浓度在1×1017atoms/cm3以上的表层的硅基板,因此在进行热处理时,包含于表层的氧向外方扩散,不仅能够从热处理气氛中、也能够同时从硅基板中供给形成氧化膜所需要的氧原子。由此,能够进行均匀的氧化膜生长。另外,由于从硅基板供给氧,因此该氧立刻与从三维形状的表面释放的Si键合而形成Si-O键。这样,使Si不从氧化膜升华而能够有助于形成氧化膜,并能够抑制热处理造成的Si释放。另外,由此,能够抑制以Si为主体的芯部变细。
本发明的三维结构体的制造方法由于利用热处理而形成有均匀的氧化膜,因此与使用了氧浓度低的硅基板时相比,能够使芯部与氧化膜的边界面变得平滑。由此,在芯部上的电子的移动变得顺畅,因此电阻变小,从而能够抑制功耗,并且能够提高电特性。另外,由于位错(転位)、堆叠缺陷等结晶缺陷的导入源减少,因此也有助于抑制变形、断裂等结构不良。
在本发明的三维结构体的制造方法中,认为所述表层的氧浓度越大,则抑制热处理造成的Si释放的效果、芯部与氧化膜的边界面的平滑性越高,因此氧浓度特别优选在1×1018atoms/cm3以上。
在本发明的三维结构体的制造方法中,所述三维结构体在所述硅基板的厚度方向上具有凹凸的形状,沿着所述硅基板的厚度方向的高度优选是1nm以上1000nm以下,特别优选在5nm以上,另外优选在100nm以下。另外,优选地,关于所述三维结构体,相对于所述硅基板的厚度方向(高度)垂直的方向的长度是1nm以上10000nm以下,相对于所述硅基板的厚度方向(高度)垂直的方向的宽度是1nm以上100nm以下。在这些情况下,例如,作为三维结构体,而能够形成具有柱状物结构、翅片结构、线结构、点结构、带状结构、沟槽的结构等。
在本发明的三维结构体的制造方法中,所述三维形状可以通过任何方法对表层进行加工来形成,例如,能够通过蚀刻对表层加工。另外,在本发明的三维结构体的制造方法中,所述硅基板优选是单晶硅基板。
本发明的垂直晶体管的制造方法,其特征在于,使用三维结构体来制造晶体管,所述三维结构体具有通过本发明的三维结构体的制造方法制造的所述氧化膜。
本发明的垂直晶体管的制造方法由于使用通过本发明的三维结构体的制造方法制造的三维结构体,因此能够制造电特性优异的垂直晶体管。使用三维结构体制造垂直晶体管的方法可以是任何方法。在此,垂直晶体管是具有三维结构的晶体管。
本发明的垂直晶体管用晶元,其特征在于,所述垂直晶体管用晶元具有硅基板,所述硅基板具有氧浓度在1×1017atoms/cm3以上的表层。所述表层的氧浓度优选在1×1018atoms/cm3以上。
本发明的垂直晶体管用晶元的硅基板由于表层具有1×1017或者1×1018atoms/cm3以上的氧浓度,因此能够适于用于本发明的三维结构体的制造方法、垂直晶体管的制造方法。本发明的垂直晶体管用晶元通过在本发明的三维结构体的制造方法、垂直晶体管的制造方法中使用,而能够抑制热处理造成的Si释放,并且能够使芯部与氧化膜的边界面变得平滑。由此,能够制造电特性优异的垂直晶体管。
本发明的垂直晶体管用基板,其特征在于,所述垂直晶体管用基板具有:硅基板;以及三维结构体,其设置于所述硅基板的表面,所述三维结构体具有与所述硅基板连续的以Si为主体的芯部、以及覆盖所述芯部的表面的SiO2制的覆膜,在所述芯部与所述覆膜的边界面上的10nm以下的周期的凹凸的高低差是1.5nm以下。
本发明的垂直晶体管用基板使用本发明的垂直晶体管用晶元,能够适于通过本发明的三维结构体的制造方法、垂直晶体管的制造方法来制造。本发明的垂直晶体管用基板的三维结构体的芯部与SiO2制的覆膜的边界面上的周期10nm以下的凹凸的高低差在1.5nm以下,形成比较平滑的形状,因此,在芯部上的电子的移动顺畅而电阻变小,功耗低,电特性优异。由此,能够制造电特性优异的垂直晶体管。此外,本发明的垂直晶体管用基板作为形成三维结构体的前阶段的物质,可以由在表面具有三维形状的硅基板构成,所述硅基板的具有所述三维形状的表面的氧浓度在1×1017atoms/cm3以上,优选在1×1018atoms/cm3以上。
本发明的三维结构晶体管包含直径或者最短边为1μm以下的三维结构,其特征在于,所述三维结构晶体管使用三维结构体来制作,所述三维结构体使用Si基板来加工,所述Si基板的至少所述三维结构的高度方向的到深度为止的区域上的氧浓度在1×1018atoms/cm3以上。本发明的三维结构晶体管能够适于通过本发明的三维结构体的制造方法、垂直晶体管的制造方法来制造,能够抑制制造时的热处理造成的Si释放。另外,以Si为主体的芯部与氧化膜的边界面比较平滑,电特性优异。
(三)有益效果
根据本发明,能够提供一种三维结构体的制造方法、垂直晶体管的制造方法、垂直晶体管用晶元以及垂直晶体管用基板,其能够抑制热处理造成的Si释放,并能够使以Si为主体的芯部与氧化膜的边界面比较平滑。
附图说明
图1是关于本发明的实施方式的三维结构体的制造方法,是表示表层的氧浓度是(a)1×1018atoms/cm3左右、(b)1×1016atoms/cm3程度、(c)1×1015atoms/cm3程度的硅基板的、热处理前(As-Product,原样产品)以及热处理后(900℃-4h)的氧浓度(Concentration)的图表。
图2是本发明的实施方式的三维结构体的制造方法的、表示制造流程的一例的垂直剖视图。
图3是表示通过图2所示的制造流程而使用(a)高氧浓度硅基板、(b)低氧浓度硅基板制造的、柱状物的直径为70nm、氧化膜的膜厚为40nm时的柱状物局部的垂直剖面的透射电子显微镜(TEM)照片。
图4是表示通过图2所示的制造流程而使用(a)高氧浓度硅基板、(b)低氧浓度硅基板制造的、柱状物的直径为70nm、热处理温度为1000℃时的柱状物局部的垂直剖面的透射电子显微镜(TEM)照片。
图5是表示通过图2所示的制造流程制造的、柱状物的直径为70nm、氧化膜的膜厚为40nm时的、(a)使用了高氧浓度硅基板的热处理前、(b)使用了低氧浓度硅基板的热处理前、(c)使用了高氧浓度硅基板的热处理后、(d)使用了低氧浓度硅基板的热处理后的、柱状物的垂直剖面的透射电子显微镜(TEM)照片。
图6是表示图5的(c)及(d)所示的、使用了(a)高氧浓度硅基板、(b)低氧浓度硅基板的热处理后的、柱状物的下部(裾部)的芯部与氧化膜的边界附近的垂直剖面的透射电子显微镜(TEM)照片。
图7是表示图5的(c)及(d)所示的、使用了(a)高氧浓度硅基板、(b)低氧浓度硅基板的热处理后的、柱状物的前端部的芯部与氧化膜的边界附近的垂直剖面的透射电子显微镜(TEM)照片。
具体实施方式
下面基于实施例对本发明的实施方式进行说明。
本发明的实施方式的三维结构体的制造方法使用具有氧浓度在1×1017atoms/cm3以上的表层的单晶硅基板构成的、本发明的实施方式的垂直晶体管用晶元来制造三维结构体。即,首先,对硅基板的表层进行加工而形成三维形状。此时,例如,通过使用光刻而形成图案,并利用蚀刻而除去不需要的部分,从而在硅基板的表层上形成三维形状。
当形成三维形状后,进行热处理而在三维形状的表面形成氧化膜。由此,能够制造具有以Si为主体的芯部、和在表面形成的氧化膜的三维结构体。此时,例如为了促进氧化,热处理优选在干燥的氧气氛中进行。另外,优选例如将热处理温度设定为800~1000℃,并根据所要求的氧化膜的厚度而调整处理时间。
作为三维结构体的形状,当将沿着硅基板的厚度方向的方向设定为高度H,在垂直于该高度H的方向上,将最短的部分设定为宽度W、将相对于宽度W垂直的方向设定为长度L(≥W)时,例如,能够形成H/W>1且L/W=1的柱状物结构、H/W>1且L/W>1的翅片结构、H/W=1且L/W>1的线结构、H/W=1且L/W=1的点结构、H/W<1且L/W≥1的带状结构等。此时,优选1nm≤H≤1000nm、1nm≤L≤10000nm、1nm≤W≤100nm。特别优选5nm≤H,另外,优选H≤100nm。
如图1的(a)所示,可知,当使用表层的氧浓度(Concentration)为1×1018atoms/cm3左右的硅基板(产品名为“ECAS(注册商标)-A”;GlobalWafers Japan株式会社生产)在氧气氛中在900℃下进行4小时的热处理时,氧浓度在从硅基板的表面起约5μm为止的深度的区域中减少,氧向外方扩散。由此,可知,不仅能够从热处理气氛中、也能够同时从硅基板中供给形成氧化膜所需要的氧原子。对此,如图1的(b)及(c)所示,可知,当使用表层的氧浓度为1×1016atoms/cm3程度的硅基板(产品名为“ECAS-C”;GlobalWafers Japan株式会社生产)以及1×1015atoms/cm3程度的硅基板(产品名为“ECAS-E”;GlobalWafers Japan株式会社生产)时,表层附近的氧浓度由于热处理而增加,主要从热处理气氛中取入氧。
这样,通过使用表层的氧浓度在1×1018atoms/cm3程度、优选在1×1017atoms/cm3以上的硅基板,而在热处理中也能从硅基板供给氧,因此能够进行均匀的氧化膜生长。另外,由于从硅基板供给的氧与从三维形状的表面释放的Si直接键合而形成Si-O键,因此能够不使Si从氧化膜中升华而有助于氧化膜的形成,并能够抑制热处理造成的Si释放。另外,由此,能够抑制以Si为主体的芯部变细。另外,由于形成有均匀的氧化膜,因此与使用了氧浓度低的硅基板时相比,能够使芯部与氧化膜的边界面变得平滑。
这样,利用本发明的实施方式的三维结构体的制造方法,而能够制造具有氧化膜的三维结构体。制造的三维结构体的芯部与氧化膜的边界面平滑,因此在芯部中的电子的移动顺畅而电阻变小,从而能够抑制功耗,并且具有优异的电特性。另外,由于位错、堆叠缺陷等结晶缺陷的导入源减少,因此抑制变形、断裂等结构不良。
制造的具有三维结构体的基板能够作为本发明的实施方式的垂直晶体管用基板使用。另外,本发明的实施方式的垂直晶体管的制造方法能够使用所制造的三维结构体制造电特性优异的垂直晶体管。使用三维结构体制造垂直晶体管的方法只要是现有的方法等能够制造垂直晶体管的方法,则可以是任意的方法。
【实施例1】
使用表层的氧浓度不同的硅基板,通过本发明的实施方式的三维结构体的制造方法而制造了具有圆柱状的柱状物结构的三维结构体。作为硅基板,而至少使用从表面起深度为200nm为止的表层的氧浓度在1×1018atoms/cm3以上的高氧浓度硅基板(产品名为“ECAS-A”;GlobalWafers株式会社生产;以下也称为“高氧A1”)、以及从表面起深度为200nm为止的表层的氧浓度为1×1016~5×1016atoms/cm3程度的低氧浓度硅基板(产品名“ECAS-C”;GlobalWafers株式会社生产;以下也称为“低氧C”)两种。
首先,如图2的(a)所示,将SiN膜11作为掩膜而进行浸没式光刻,并在硅基板10的表层形成了圆柱状的柱状物12。此时,设定柱状物12的高度为200nm,设定直径为70、90、100nm三种。接着,如图2的(b)所示,在干燥的氧气氛的氧化炉的内部进行热处理,并在表面形成了SiO2制氧化膜13。由此,柱状物12的局部的氧化膜13的内侧为以Si为主体的芯部12a。而且,如图2的(c)所示,通过等离子CVD法,而在氧化膜13的表面形成膜厚在180nm以上的SiGe膜14作为保护膜。
为了调查氧化膜13的膜厚所造成的影响,而将在图2的(b)中的热处理温度设定为900℃,并制造氧化膜13的膜厚为20、30、40nm的三种产品。在图3中示出此时的柱状物12的局部的垂直剖面的观察结果的一例。此外,当观察剖面时,使用FIB(集束离子束)制作剖面的薄膜样品,并利用TEM(透射电子显微镜)进行了观察。
从各垂直剖面的TEM像中求出柱状物12的在中腹部的芯部12a(Si)及氧化膜13(SiO2)外缘的直径,并将水平剖面假定为圆,通过计算求出芯部12a及氧化膜13的Si原子数。另外,对热处理前的柱状物12的局部也同样通过计算求出柱状物12的在中腹部的Si原子数。根据这样求出的热处理前后的各Si原子数,通过以下的(1)式求出热处理造成的Si原子的释放比例(%)。
Si原子的释放比例=
[1-(热处理后的芯部12a的Si原子数+氧化膜13的Si原子数)/(热处理前的Si原子数)]×100 (1)
在表1中示出相对于在各硅基板10中的氧化膜13的各膜厚及柱状物12的各直径的、热处理造成的Si原子的释放比例。如表1所示,确认了如果氧化膜13的膜厚及柱状物12的直径相同,则相较于低氧浓度硅基板,高氧浓度硅基板具有Si的释放比例变低的倾向。另外,也确认了,氧化膜13的膜厚越大,而且,柱状物12的直径越小,则Si的释放比例越高。
【表1】
Figure BDA0002371981430000091
接着,为了调查热处理的温度造成的影响,而将在图2的(b)中的热处理温度设定为800℃、900℃、1000℃三种,并制造了氧化膜13的厚度为40nm的产品。在图4中示出此时的柱状物12的局部的垂直剖面的观察结果的一例。此外,当观察剖面时,与图3的情况同样地,使用FIB制作剖面的薄膜样品,并利用TEM进行了观察。
另外,与表1的情况同样地,使用(1)式求出热处理造成的Si原子的释放比例(%)。在表2中示出相对于在各硅基板10中的热处理的各温度及柱状物12的各直径的、热处理造成的Si原子的释放比例。如表2所示,确认了如果热处理的温度及柱状物12的直径相同,则相较于低氧浓度硅基板,高氧浓度硅基板比具有Si的释放比例变低的倾向。另外,也确认了柱状物12的直径越小,则Si的释放比例越高。
【表2】
Figure BDA0002371981430000101
接着,进行了柱状物12的局部的高分辨率TEM观察。在观察中使用了原子分辨率分析电子显微镜“JEM-ARM200F(日本电子株式会社生产)”。测定条件是,电子枪为冷阴极场致发射形电子枪,加速电压为200kV,分辨率为100pm。作为观察样品,使用的是使用图3的(a)及(b)所示的各个高氧浓度硅基板及低氧浓度硅基板制造的、柱状物12的直径为70nm、氧化膜13的膜厚为40nm的产品。另外,当观察剖面时,使用复合束加工观察装置“JIB-4601F(日本电子株式会社生产)”进行FIB加工,并制作了薄膜样品。
分别在图5、图6以及图7中示出热处理前及热处理后的各样品的柱状物12的垂直剖面、热处理后的柱状物12的下摆部的芯部12a与氧化膜13的边界附近的垂直剖面、以及热处理后的柱状物12的前端部的芯部12a与氧化膜13的边界附近的垂直剖面。
如图5的(a)及(b)所示,使用了高氧浓度硅基板及低氧浓度硅基板的两者都在热处理前的柱状物12的侧面观察到周期数十nm、高低差大于1.5nm的凹凸,确认为不平滑。通过进行热处理,如图5的(c)所示,使用了高氧浓度硅基板的产品在柱状物12的芯部12a与氧化膜13的边界面未观察到周期10nm以下、高低差在1.5nm以上的凹凸,确认为平滑。对此,如图5的(d)所示,使用了低氧浓度硅基板10的产品即使进行热处理,在柱状物12的芯部12a与氧化膜13的边界面残留周期10nm以下、高低差大于1.5nm的凹凸,确认为不平滑。
另外,如图6的(a)及图7的(a)所示,对于使用了高氧浓度硅基板的产品,认为Si原子(各图中的白点)是清楚的,柱状物12的芯部12a与氧化膜13的边界面也是清楚的,确认为是平滑的。与此相对,如图6的(b)及图7的(b)所示,对于使用了低氧浓度硅基板的产品,确认了柱状物12的芯部12a与氧化膜13的边界附近的Si原子(各图中的白点)不清楚且模糊,柱状物12的芯部12a与氧化膜13的边界面也不清楚。这是因为O2进入边界附近,由此,认为边界面没有变得平滑。
附图标记说明
10-硅基板;11-SiN膜;12-柱状物;12a-芯部;13-氧化膜;14-SiGe膜。

Claims (12)

1.一种三维结构体的制造方法,其特征在于,
在对具有氧浓度在1×1017atoms/cm3以上的表层的硅基板的所述表层进行加工而形成了三维形状后,通过进行热处理而在所述三维形状的表面形成氧化膜,从而制造三维结构体。
2.根据权利要求1所述的三维结构体的制造方法,其特征在于,所述表层的氧浓度在1×1018atoms/cm3以上。
3.根据权利要求1或2所述的三维结构体的制造方法,其特征在于,
所述三维结构体形成在所述硅基板的厚度方向上具有凹凸的形状,沿着所述硅基板的厚度方向的高度是1nm以上1000nm以下。
4.根据权利要求3所述的三维结构体的制造方法,其特征在于,
所述三维结构体的所述高度是1nm以上100nm以下。
5.根据权利要求3或4所述的三维结构体的制造方法,其特征在于,
关于所述三维结构体,相对于所述硅基板的厚度方向垂直的方向的长度是1nm以上10000nm以下,相对于所述硅基板的厚度方向垂直的方向的宽度是1nm以上100nm以下。
6.根据权利要求1至5的任一项所述的三维结构体的制造方法,其特征在于,
所述三维形状通过蚀刻对所述表层进行加工来形成。
7.根据权利要求1至6中任一项所述的三维结构体的制造方法,其特征在于,
所述硅基板是单晶硅基板。
8.一种垂直晶体管的制造方法,其特征在于,
使用三维结构体来制造晶体管,所述三维结构体具有通过权利要求1至7中任一项所述的三维结构体的制造方法制造的所述氧化膜。
9.一种垂直晶体管用晶元,其特征在于,
所述垂直晶体管用晶元具有硅基板,所述硅基板具有氧浓度在1×1017atoms/cm3以上的表层。
10.根据权利要求9所述的垂直晶体管用晶元,其特征在于,
所述表层的氧浓度在1×1018atoms/cm3以上。
11.一种垂直晶体管用基板,其具有:
硅基板;以及
三维结构体,其设置于所述硅基板的表面,
所述三维结构体具有与所述硅基板连续的以Si为主体的芯部、以及覆盖所述芯部的表面的SiO2制的覆膜,在所述芯部与所述覆膜的边界面上的周期10nm以下的凹凸的高低差在1.5nm以下。
12.一种三维结构晶体管,其包含直径或者最短边在1μm以下的三维结构,其特征在于,
所述三维结构晶体管使用三维结构体来制作,所述三维结构体使用Si基板来加工,所述Si基板的至少所述三维结构的高度方向的到深度为止的区域上的氧浓度在1×1018atoms/cm3以上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7349698B2 (ja) * 2019-06-10 2023-09-25 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法
JP7349699B2 (ja) * 2019-06-10 2023-09-25 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335668A (ja) * 1995-06-06 1996-12-17 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
CN104040702A (zh) * 2012-01-11 2014-09-10 信越半导体株式会社 单晶硅晶片的制造方法及电子器件
US20160225851A1 (en) * 2014-06-19 2016-08-04 Peking University Semiconductor structure and method for forming the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5176180U (zh) 1974-12-12 1976-06-15
JPH03133121A (ja) * 1989-10-19 1991-06-06 Showa Denko Kk 半導体デバイス用シリコン基板及びその製造方法
JPH04264776A (ja) * 1991-02-19 1992-09-21 Toshiba Corp 半導体装置
JP2001015504A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法
JP2001210869A (ja) * 2000-01-26 2001-08-03 Kyocera Corp 発光素子アレイおよびその製造方法
JP4108537B2 (ja) * 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
JP4903055B2 (ja) 2003-12-30 2012-03-21 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
JP4600837B2 (ja) * 2006-12-19 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
JP5538672B2 (ja) * 2007-10-23 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びにデータ処理システム
US8476132B2 (en) * 2008-01-29 2013-07-02 Unisantis Electronics Singapore Pte Ltd. Production method for semiconductor device
WO2009096002A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
JP2010135592A (ja) * 2008-12-05 2010-06-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP5166297B2 (ja) 2009-01-21 2013-03-21 東京エレクトロン株式会社 酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体
JP2010287739A (ja) * 2009-06-11 2010-12-24 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2011138955A (ja) * 2009-12-28 2011-07-14 Siltronic Japan Corp シリコンウェハ及びシリコンウェハの製造方法
US10522365B2 (en) 2016-01-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for reducing scratch defects in chemical mechanical planarization
US20170288040A1 (en) 2016-04-01 2017-10-05 Commissariat à l'énergie atomique et aux énergies alternatives Method of forming sige channel formation region
US9837405B1 (en) * 2016-08-02 2017-12-05 International Business Machines Corporation Fabrication of a vertical fin field effect transistor having a consistent channel width

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335668A (ja) * 1995-06-06 1996-12-17 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
CN104040702A (zh) * 2012-01-11 2014-09-10 信越半导体株式会社 单晶硅晶片的制造方法及电子器件
US20160225851A1 (en) * 2014-06-19 2016-08-04 Peking University Semiconductor structure and method for forming the same

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