CN100477262C - 具有三维沟道的金属氧化物半导体（mos）晶体管及其制造方法 - Google Patents

具有三维沟道的金属氧化物半导体（mos）晶体管及其制造方法 Download PDF

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Abstract

提供金属氧化物半导体(MOS)晶体管的基本单元，该基本单元包括集成电路衬底和集成电路衬底上的MOS晶体管。MOS晶体管具有源区、漏区和栅极区，栅极区在源区和漏区之间。在源区和漏区之间提供第一和第二沟道区。通过由沟槽区分开的集成电路衬底中的第一和第二间隔突起限定沟道区。第一和第二突起远离集成电路衬底延伸，第一和第二突起的上表面基本上与源区和漏区的上表面齐平。在第一和第二间隔突起的侧壁上和在第一和第二间隔突起的至少部分表面上延伸的沟槽区中提供栅电极。

Description

具有三维沟道的金属氧化物半导体（MOS）晶体管及其制造方法
要求的优先权
本申请涉及并要求2003年8月5日申请的韩国专利申请号KR2003-54192和2004年5月13日申请的韩国专利申请号KR 2004-34025的优先权，因此在此将其完整引入作为参考。
技术领域
本发明涉及半导体器件及其制造方法，更具体涉及金属氧化物半导体(MOS)晶体管及其制造方法。
背景技术
最近，集成电路器件变得更高度地集成。为了提供高度集成的电路器件，减小了集成电路器件的尺寸，例如减小了场效应晶体管(FET)的尺寸。例如，FET的沟道长度一般缩短约20nm至约30nm。一旦这些器件的尺寸减小，由于短沟道效应，难以控制源极上的漏电位和沟道电位的影响。
一般，互补金属氧化物半导体(CMOS)晶体管具有水平沟道，即，具有平行子集成电路衬底表面的沟道。当器件的尺寸减小时，具有水平沟道的器件可能具有结构缺点，例如，增加短沟道效应的发生。
为了解决与CMOS晶体管有关的问题，已提出了一种控制沟道电位的双栅FET。具体，可以通过在沟道的两侧上布置栅极控制沟道电位。而且，如Chenming Hu等人的，名称为“Fin-FET TransistorStructures Havinga Double Gate Channel Extending Vertically FromaSubstrateand Methods of Manufacture”的美国专利号US 6,413,802 B1公开了一种鳍形场效应晶体管(鳍形-FET)，其中在沟道侧边设置两个栅极，以提供增加的驱动电流和减小短沟道效应发生的可能性。而且，双栅极鳍形-FET器件包括垂直沟道，与包括水平沟道的常规CMOS晶体管不同，因此可能提供超过水平沟道器件的优点。具体，相对于水平器件垂直沟道结构可以更小，以及可以与具有水平沟道的常规CMOS晶体管的制造方法高度地兼容。
在集成电路衬底上制造具有三维沟道的集成电路器件的方法可以包括光刻工艺。但是，线宽的范围可能被减小，使用光刻工艺可能被限制。因此，已研发了在形成三维沟道的工序中设置隔片的方法。
现在参考图1A至4C，论述制造MOS晶体管的常规方法。图1A至4A图示了常规金属氧化物半导体(MOS)晶体管的制造中的工序步骤的俯视图。图1B至4B分别是沿图1A至4A的线A-A′的剖面图，图示了常规MOS晶体管的制造中的工序步骤。图1C至4C分别是沿图1A至4A的线B-B′的剖面图，图示了常规MOS晶体管的制造中的工序步骤。
如图1A至1C所示，在集成电路衬底10的有源区上形成掩模图形M。接着，使用掩模图形M作为刻蚀掩模集成电路衬底10，以形成围绕有源区的沟槽。在集成电路衬底10上形成绝缘层。在沟槽中，绝缘层被除去，以露出形成沟槽中的隔离层11的掩模图形M。如图2A至2C所示，除去掩模图形M，以露出集成电路衬底10的表面和隔离层11的侧壁。有源区具有′L1′长度和′W1′的宽度，如图2A所示。
现在参考图3A至3C，在已除去掩模的露出隔离层11的侧壁上形成隔片13。使用隔离层11和隔片13作为刻蚀掩模，刻蚀集成电路衬底10，以在集成电路衬底10中形成沟槽14。如图4A至4C所示，除去隔片13，以露出集成电路衬底10，部分隔离层11也被除去。如图4C所示，部分集成电路衬底10从隔离层11的表面突出。突出部分限定彼此平行的沟道区C。
如上所述，制造集成电路器件的常规方法可以使用位于有源区边缘上的隔片13形成沟槽14。因此，可以与隔片的宽度成比例的减小有源区的面积。换句话说，如图2A和4A所示，在有源区中，在形成隔片之后，有源区的长度′L1′和宽度′W1可以减小到′L2′的长度和′W2′的宽度(图3A)。由此，可以期望改进集成电路器件的制造方法。
发明内容
本发明的实施例提供金属氧化物半导体(MOS)晶体管的基本单元，包括集成电路衬底和集成电路衬底上的MOS晶体管。MOS晶体管具有源区、漏区和栅极区，栅极区在源区和漏区之间。在源区和漏区之间设置第一和第二沟道区。通过由沟槽区分开的集成电路衬底中的第一和第二间隔突起限定沟道区。第一和第二突起远离集成电路衬底延伸，第一和第二突起的上表面基本上与源区和漏区的上表面齐平。在第一和第二间隔突起的侧壁上和在第一和第二间隔突起的至少部分表面上延伸的沟槽区中提供栅电极。
在本发明的某些实施例中，可以在集成电路衬底上设置隔离层，以便源区、漏区、栅极区和第一和第二沟道区离开隔离层。隔离层可以具有低于第一和第二沟道区上表面的上表面。沟槽区的底表面高于集成电路衬底上的隔离层的底表面。沟槽区的底表面基本上与隔离层的上表面齐平或低于隔离层的上表面。
在本发明的再一实施例中，第一沟道区可以电耦接到第一沟道区的第一端的源区和第一沟道区的第二端的漏区，第二沟道区电耦接到第二沟道区的第一端的源区和第二沟道区的第二端的漏区。
本发明的再一实施例中，栅电极可以在源区和漏区的表面上延伸，栅电极的宽度可以大于沟槽区的宽度。在本发明的某些实施例中，栅电极可以具有等于沟槽区宽度的宽度。可以在沟槽区的侧壁上设置栅隔片和在栅隔片上设置栅电极，以便栅电极的宽度小于沟槽区的宽度。
在本发明的某些实施例中，可以在第一和第二突起和栅电极之间设置保形的栅绝缘层。栅绝缘层可以包括氧化层、氮化层、铝层、介质层和包括纳米晶体硅的绝缘层的至少一种。可以在沟槽区的底部上设置沟道形成防止区，且沟道形成防止区可以位于集成电路衬底和栅绝缘层之间。
在本发明的再一实施例中，可以在源区和漏区上设置硅层、锗层和/或硅锗层。在本发明的某些实施例中，可以在沟槽区的底部设置掩埋绝缘层。可以在包括栅电极的集成电路衬底上设置张力感应层。第一和第二沟道区和沟槽区的拐角可以被略微圆润。第一沟道区可以具有第一掺杂浓度，以及第二沟道区可以具有不同于第一浓度的第二掺杂浓度。
尽管主要参考MOS晶体管描述了本发明，但是在此也提供制造MOS晶体管的方法。
附图说明
图1A至4A图示了常规金属氧化物半导体(MOS)晶体管的制造中的工序步骤的俯视图。
图1B至4B分别是沿图1A至4A的线A-A′的剖面图，图示了常规MOS晶体管的制造中的工序步骤。
图1C至4C分别是沿图1A至4A的线B-B′的剖面图，图示了常规MOS晶体管的制造中的工序步骤。
图5A至16A图示了根据本发明的实施例在MOS晶体管的制造中的工序步骤的俯视图。
图5B至16B分别是沿图5A至16A的线A-A′的剖面图，图示了根据本发明的某些实施例在MOS晶体管的制造中的工序步骤。
图5C至16C分别是沿图5A至16A的线B-B′的剖面图，图示了根据本发明的某些实施例在MOS晶体管的制造中的工序步骤。
图11D是沿图11A的线B-B′的剖面图，图示了根据本发明的实施例在MOS晶体管的制造中的工序步骤。
图17A至20A图示了根据本发明的再一实施例在MOS晶体管的制造中的工序步骤的俯视图。
图17B至20B分别是沿图17A至20A的线A-A′的剖面图，图示了根据本发明的再一实施例在MOS晶体管的制造中的工序步骤。
图17C至20C分别是沿图17A至20A的线B-B′的剖面图，图示了根据本发明的再一实施例在MOS晶体管的制造中的工序步骤。
图21A和21B图示了根据本发明的某些实施例在MOS晶体管的沟道形成防止区的制造中的工序步骤的剖面图。
图22A和22B图示了根据本发明的再一实施例在MOS晶体管的沟道形成防止区的制造中的工序步骤的剖面图。
具体实施方式
下面参考附图更完全地描述本发明，其中示出本发明的优选实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反地，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给所述领域的技术人员。在图中，为了清楚可以放大层和区域的尺寸和相对尺寸。在整篇中，相同的标记指相同的元件。
应当理解尽管在此使用了术语第一和第二描述各个层，但是这些层不应该受这些术语限制。使用这些术语仅仅使一个层与另一层相区别。因此，在不脱离本发明教导的条件下，下面论述的第一层可以称为第二层，同样，第二层可以称为第一层。
应当理解当一个元件例如层、区域或衬底指在另一个元件“上”时，它可以直接在另一个元件上或还可能存在插入元件。术语“直接在…上”意味着没有插入元件。应当理解尽管在此可以使用术语第一和第二等描述各个元件，但是这些元件不应该受这些术语限制。使用这些术语仅仅使一个元件与另一个元件相区别。例如，在不脱离本发明的范围的条件下，下面论述的第一层可以称为第二层，同样，第二层可以称为第一层。在此使用的术语“和/或”包括一个或多个相关列项的任一和所有组合。
在此使用的专业词汇是仅仅用于描述具体实施例的目的而不是打算限制本发明。如在此使用，单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，当在说明书中使用术语“包括(comprises)”和/或“包括(comprising)”时，详细说明陈述的部件、整体(integers)、步骤、操作、元件、和/或零件的存在，但是不排除存在或增加一个或多个其他部件、整体(integers)、步骤、操作、元件、零件和/或其组。
在此参考剖面图描述了本发明的实施例，剖面图是本发明的理想化实施例(和中间结构)的示意图。照此，应当预想到图示结果的形状变化，例如制造工艺和/或容差的形状变化。因此，本发明的实施例不应该认为限于在此所示区域的特定形状，而是包括例如由制造所得的最终形状的偏差。例如，图示为矩形的注入区一般地将具有圆润的或弯曲的特点和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以在掩埋区和通过其进行注入的表面之间区域中导致相同的注入。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有由属于本发明的技术领域的普通技术人员通常理解的相同意思。还应当理解术语如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术环境中的意思，而不应该理想化解释或过度地形式感知，除非在此清楚地限定。
现在参考图5A至16C，论述根据本发明的某些实施例在金属氧化物半导体(MOS)晶体管的制造中的工序步骤。图5A至16A图示了根据本发明的实施例在MOS晶体管的制造中的工序步骤的俯视图。图5B至16B分别是沿图1A至4A的线A-A′的剖面图，图示了根据本发明的某些实施例在MOS晶体管的制造中的工序步骤。图5C至16C分别是沿图5A至16A的线B-B′的剖面图，图示了根据本发明的某些实施例在MOS晶体管制造中的工序步骤。
现在参考图5A至5C，在集成电路衬底20的有源区上形成有源区掩模图形M1。有源区掩模图形M1可以包括具有约
Figure C20041005589500161
至约
Figure C20041005589500162
厚度的氮化层。根据有源区掩模图形M1，刻蚀集成电路衬底20，以形成隔离槽100。在本发明的某些实施例中，隔离槽100可以具有约
Figure C20041005589500163
至约
Figure C20041005589500164
的深度。
在本发明的某些实施例中，MOS晶体管的沟道可以具有不同的阈值电压。在这些实施例中，可以在隔离槽100的侧壁上设置垂直掺杂层I，如图5C所示。可以通过例如使用倾斜离子注入工艺掺杂隔离槽100的一个侧壁形成垂直掺杂层I。应当理解设置图5C的垂直掺杂层I仅仅为了示例性目，而本发明的实施例并不局限于该结构。例如，在不脱离本发明的范围的情况下可以提供没有垂直掺杂层I的本发明的实施例。
在包括隔离槽100的集成电路衬底20上形成绝缘层21。在本发明的某些实施例中，绝缘层21包括氧化层。通过例如敷层刻蚀或化学机械抛光(CMP)平整绝缘层21，直到露出有源区掩模图形M1的表面。
如图6A至6C所示，有选择地刻蚀有源区掩模图形M1，以形成源区和漏区限定图形M2。在源区和漏区限定图形M2的端部上露出源区20A和漏区20B。刻蚀绝缘层21，以形成在隔离槽内具有浅沟槽隔离(STI)结构的隔离层21A。在本发明的某些实施例中，可以仅在部分隔离槽中设置隔离层21A。
如图7A至7C所示，构图源区和漏区限定图形M2，以形成沟道区限定图形M3。沟道区限定图形M3的宽度和长度小于源区和漏区限定图形M2的宽度和长度。通过形成沟道区限定图形M3露出源区20A和漏区20B之间的有源区的边缘E。例如其中不使用刻蚀掩模的敷层刻蚀各向异性地刻蚀源区和漏区限定图形M2，以提供沟道区限定图形M3。在本发明的某些实施例中，可以通过例如利用磷酸的湿法刻蚀和利用等离子体的干法刻蚀执行各向同性刻蚀。源区和漏区限定图形M2的宽度和沟道区限定图形M3的宽度之间的差异可以用来决定沟道宽度CW的值。
如图8A至8C所示，在集成电路衬底20上形成掩模层22，其集成电路衬底20上完成了沟道区限定图形M3的形成。通过例如敷层刻蚀或化学机械抛光(CMP)平整绝缘层22，直到露出沟道区限定图形M3的表面。在本发明的某些实施例中，掩模层22例如可以包括氧化层。
如图9A至9C所示，通过除去沟道区限定图形M3，在掩模层22中形成开口200，以露出集成电路衬底20的表面。在本发明的某些实施例中，通过使用磷酸的湿法刻蚀除去沟道区限定图形M3。可以在包括开口200的集成电路衬底20上执行沟道离子注入工艺。在掩模层22下部上的有源区内形成用于沟道离子工艺的沟道掺杂区。在本发明的某些实施例中，可以使用不同的能量执行几次离子注入工序，可以在有源区内垂直地形成沟道掺杂区。
如图10A至10C所示，刻蚀形成开口200之后露出的集成电路衬底20，以在源区20A和漏区20B之间的集成电路衬底20中形成中心沟槽210。中心沟槽210包括接触源区20A的第一侧壁211，面对第一侧壁211并接触漏区20B的第二侧壁212，在第一和第二侧壁211和212之间形成并彼此面对的第三和第四213和214以及底表面215。中心沟槽210的底表面215可以高于隔离层21A的底表面。
可以通过开口200的尺寸决定在源区和漏区20A和20B之间形成的中心沟槽210的尺寸，开口200的尺寸由沟道区限定图形M3限定。因此，在本发明的某些实施例中，为了增加每个源区和漏区20A和20B的面积，沟道区限定图形M3的宽度应该尽可能窄。例如，在本发明的某些实施例中，沟道区限定图形M3的宽度可以等于或小于栅电极的宽度。
如图11A至11C所示，在除去掩模层22的同时，通过过刻蚀使隔离层21A凹陷。凹陷的隔离层21A的上表面可以形成为与中心沟槽210的底表面齐平或高于中心沟槽210的底表面。因此，在隔离层21A和中心沟槽210之间的集成电路衬底20上形成的第一突起301和第二突起302。第一和第二突起301和302具有限定第一和第二沟道区C的上表面和侧壁。第一和第二突起301和302具有在其间的中心沟槽210且彼此平行。第一和第二突起301和302的上表面与源区和漏区20A和20B的上表面基本上齐平。
第一突起301的一个侧壁用作中心沟槽210的第三侧壁213。面对第一突起301的第二突起302的一个侧壁用作中心沟槽210的第四侧壁214。在本发明的某些实施例中，第一和第二沟道区可以具有两个不同的阈值电压。例如，如图11C所示，第二突起302包括例如使用倾斜离子注入在集成电路衬底上形成的垂直掺杂层I。因此，第一和第二突起301和302可以具有不同的沟道掺杂浓度。由此，制造具有两个阈值电压Vth的MOS晶体管成为可能。每个源区和漏区20A和20B可以耦接到第一和第二突起301和302的相对端。
在本发明的某些实施例中，隔离槽100可以仅仅部分填充有隔离层21A。在本发明的这些实施例中，可以省略过刻蚀，因为在形成隔离层21A的过程中，可以在隔离层21A和中心沟槽210之间的集成电路衬底20上形成第一和第二突起301和302。因此，通过除去没有过刻蚀的掩模层22，可以露出第一和第二突起301和302。在形成或露出第一和第二突起301和302之后，可以在中心沟槽210的底表面上形成沟道形成防止区23A。
如图11D所示，在本发明的某些实施例中，在形成沟道形成防止区23A之前，可以通过例如在H2或Ar气氛中退火具有第一和第二突起301和302的集成电路衬底圆润沟道区C和中心沟槽210的拐角，以具有略微弯曲的表面。因此，形成两者都具有略微地弯曲表面的沟道区C1和中心沟槽210A。换句话说，当第一和第二突起301和302具有成角度的拐角时，在成角的拐角处可能形成寄生沟道，因此可能降低阈值电压。为了解决该问题，本发明的某些实施例具有略微圆润的拐角。可以在中心沟槽210的底表面上形成沟道形成防止区23A。
如图12A至12C所示，在第一和第二突起301和302上形成栅绝缘层24A和栅电极25A。在本发明的某些实施例中，可以在源区和漏区20A和20B之间的中心沟槽210的内部中的设置栅电极25A，可以具有与中心沟槽210相同的宽度，以及也可以在第一和第二沟道区C的上表面和侧壁上设置。如图12A进一步图示，可以在栅电极25A的侧壁上形成栅隔片26A。
在本发明的某些实施例中，栅绝缘层24A可以包括氧化层、氮化层、氧化铝层、高介质层和/或包含纳米晶体硅的绝缘层。在本发明的这些实施例中，可以省略垂直掺杂层I的形成。
现在参考图13A至13C，在本发明的再一实施例中，可以形成栅绝缘层24B和栅电极25B，两者都跨越第一和第二突起301和302且在限定第一和第二沟道区C的第一和第二突起301和302的上表面和侧壁上。可以在源区和漏区20A和20B之间的中心沟槽210的内部、源区和漏区20A和20B的上表面以及第一和第二沟道区C的上表面和侧壁上形成栅电极25A并跨越第一和第二沟道区C。接着，在栅电极25B的侧壁上形成栅隔片26B。
现在参考图14A至14C，在本发明的又一实施例中，跨越第一和第二突起301和302和在限定第一和第二沟道区C的第一和第二突起301和302的上表面和侧壁上形成栅绝缘层24C和栅电极25C。在这些实施例中，栅电极25C形成为具有小于源区和漏区20A和20B之间的中心沟槽210的内部中的中心沟槽210的宽度的宽度，且形成在第一和第二沟道区C的上表面和侧壁上并跨越第一和第二沟道区C。接着，在栅电极25C的侧壁上和中心沟槽210中形成栅隔片26C。
现在参考图15A至15C，在源区和漏区20A和20B上形成硅(Si)、硅锗(SiGe)或锗(Ge)层G1，由此可以形成拱起的源区/漏区。将离子注入源区和漏区20A和20B中，以形成源区20C和漏区20D。可以在具有源区20C和漏区20D的集成电路衬底上形成张力感应层S。在本发明的某些实施例中，张力感应层S可以包括氮氧化硅(SiON)或氮化硅(SiN)层。张力感应层S可以允许改变源区20C和漏区20D之间的第一和第二沟道区C的晶格常数以及增加第一和第二沟道区C内的电荷迁移率。在集成电路衬底20上形成层间绝缘层27。有选择地刻蚀张力感应层S和层间绝缘层27，以形成露出源区20C和漏区20D的接触孔。在接触孔中形成源区和漏电极28A和28B，源电极和漏电极28A和28B耦接到源区20C和漏区20D。
现在参考图16A至16C，在形成栅电极25A(图12B)，25B(图13B)和/或25C(图14B)以及栅隔片26A(图12B)，26B(图13B)和/或26C(图14B)之后，可以通过例如湿刻蚀法刻蚀源区和漏区20A和20B的上部，直到栅隔片26A底下的区域，可以在刻蚀区上形成包括IV族元素和IV族元素化合物的层G2。将离子注入源区和漏区20A和20B中，以形成源区20C和漏区20D。层G2可以允许源区20C和漏区20D之间的第一和第二沟道区C的晶格常数改变以及允许第一和第二沟道区C内的电荷迁移率增加。在集成电路衬底20上形成层间绝缘层27，并有选择地刻蚀，以形成露出源区20C和漏区20D的接触孔。源电极28A和漏电极28B形成在接触孔中并通过接触孔电耦接到源区20C和漏区20D。
现在参考图17A至20C，下面论述根据本发明的再一实施例在金属氧化物半导体(MOS)晶体管的制造中的工序步骤。图17A至20A图示了根据本发明的再一实施例在MOS晶体管的制造中的工序步骤的俯视图。图17B至20B分别是沿图17A至20A的线A-A′的剖面图，图示了根据本发明的某些实施例在MOS晶体管的制造中的工序步骤。图17C至20C分别是沿图17A至20A的线B-B′的剖面图，图示了根据本发明的某些实施例在MOS晶体管的制造中的工序步骤。
现在参考17A至17C，在集成电路衬底S0上形成有源区掩模图形M1。集成电路衬底S0可以包括绝缘体上的硅(SOI)衬底、绝缘体上的锗(GOI)衬底或绝缘体上的硅锗(SGOI)衬底。集成电路衬底S0包括支撑衬底S1、掩埋绝缘层O和有源区衬底S2。有源区掩模图形M1可以包括具有约
Figure C20041005589500211
至约
Figure C20041005589500212
厚度的氮化层。使用有源区掩模图形M1作为刻蚀掩模，刻蚀隔离区的集成电路衬底S0，以形成围绕有源区的隔离槽100。在本发明的某些实施例中，形成隔离槽100以致隔离槽100的底表面布置在掩埋绝缘层O之下。隔离槽100可以具有约
Figure C20041005589500213
至约
Figure C20041005589500214
的深度。
在包括隔离槽100的集成电路衬底S0上形成绝缘层21。通过例如敷层刻蚀或化学机械抛光(CMP)平整绝缘层21，直到露出有源区掩模图形M1的表面。在本发明的某些实施例中，绝缘层21可以包括氧化层。
如图18A至18C所示，有选择地刻蚀有源区掩模图形M1，以形成源区和漏区限定图形M2。在集成电路衬底20上形成掩模层22，通过例如敷层刻蚀或化学机械抛光(CMP)平整，直到露出源区和漏区限定图形M2的表面。掩模层22可以包括氧化层。
如图19A至19C所示，通过除去源区和漏区限定图形M2，在掩模层22中形成开口220，因此露出有源区衬底S2的表面。在开口220的侧壁上形成隔片30。可以通过在具有开口220的集成电路衬底S0上形成绝缘层和敷层刻蚀绝缘层形成隔片30。绝缘层可以包括例如氧化物层。通过例如使用磷酸的湿法刻蚀除去源区和漏区限定图形M2。可以根据源区和漏区限定图形M2和隔片30的宽度决定形成隔片30之后露出的有源区衬底S2的表面面积。可以通过开口220和隔片30决定源区和漏区之间形成的中心沟槽的尺寸。而且，可以根据隔片30的宽度决定沟道宽度。
如图20A至20C所示，刻蚀集成电路衬底S0，以形成源区和漏区之间的中心沟槽210。中心沟槽210可以包括接触源区20A的第一侧壁211，面对第一侧壁211并接触漏区20B的第二侧壁212，在第一和第二侧壁211和212之间形成并彼此面对的第三和第四213和214以及底表面215。可以在中心沟槽210的底表面215上形成掩埋绝缘层O，以便露出掩埋绝缘层O。中心沟槽210的底表面215上露出的掩埋绝缘层O可以允许在后面的工序中省略在中心沟槽210的底表面上形成沟道形成防止区的工序。
可以使用各种不同的方法形成沟道形成防止区23A。例如，图21A和21B图示了根据本发明的某些实施例在MOS晶体管的沟道形成防止区的制造中的工序步骤的剖面图。如图21A所示，在集成电路衬底上淀积具有良好填隙性能的材料层，以形成沟道阻止层23。从沟道阻止层23的表面至中心沟槽210底部的深度d2大于从沟道阻止层23表面至隔离层21A表面的深度d1。可以刻蚀沟道阻止层23，以在中心沟槽210的底部上设置沟道形成阻止区23A，如图21B所示。可以使用例如湿法刻蚀形成沟道阻止层23。可以通过例如淀积高密度等离子体(HDP)氧化层、硼磷硅玻璃(BPSG)层或磷硅玻璃(PSG)层形成沟道阻止层23。可以使用例如氢氟酸(HF)和水(H2O)的混合物或HF和氟化铵(NH4F)的混合物执行湿法刻蚀。
现在参考图22A和22B，论述根据本发明的再一实施例在沟道形成阻止区的制造中的工序步骤。如图22A所示，在形成中心沟槽210之后，可以使用掩模层22作为离子注入掩模将氧离子注入中心沟槽210的底部。在包括开口220侧壁上的隔片30(图19C)的本发明的实施例中，隔片30还可以用作离子注入掩模。进行热处理和在中心沟槽210的底部上形成沟道形成阻止区23A并除去掩模层22，如图22B所示。
应当理解尽管在此论述了氧离子，但是在不脱离本发明范围的条件下可以通过注入与用于调整沟道的阈值电压注入的那些离子相似的导电离子形成沟道形成阻止区。沟道形成阻止区的离子注入浓度高于沟道区的离子注入浓度。因此，沟道形成阻止区的阈值电压可以高于器件的工作电压，以便可以减小在中心沟槽210的底部上形成沟道的可能性。
如根据图12A至15C的简要论述，根据本发明的某些实施例的MOS晶体管至少包括两个沟道区C，两个沟道区C彼此隔开恒定的距离且从集成电路衬底20突出。每个沟道区C的端部分别耦接到源区20A和漏区20B。源区和漏区20A和20B的上表面可以具有与第一和第二突起301和302的上表面相同的高度。在本发明的某些实施例中，源区和漏区20A和20B的宽度可以具有与第一和第二突起301和302的宽度和中心沟槽210的宽度的总和相同的宽度。
栅绝缘层24A和栅电极25A布置在限定沟道区C的第一和第二突起301和302的上表面和侧壁上并跨越第一和第二突起301和302。在源区和漏区20A和20B之间的中心沟槽210的内部中和具有与中心沟槽210相同宽度的沟道区C的上表面和侧壁上设置栅电极25A。在栅电极25A的侧壁上设置栅隔片26A。
另外，如图13A至13C所示，栅绝缘层24B和栅电极25B布置在限定沟道区C的第一和第二突起301和302的上表面和侧壁上并跨越第一和第二突起301和302。在本发明的这些实施例中，在源区和漏区20A和20B之间的中心沟槽210的内部中和在源区和漏区20A和20B的部分上表面上以及在沟道区C的上表面和侧壁上布置栅电极25B。沟道区C可以具有不同的掺杂浓度。栅隔片26B布置在栅电极25B的侧壁上。
根据本发明的再一实施例，如图14A至14C所示，栅绝缘层24C和栅电极25C布置在限定沟道区C的第一和第二突起301和302的上表面和侧壁上并跨越第一和第二突起301和302。在本发明的这些实施例中，栅电极25C具有小于源区和漏区20A和20B之间的中心沟槽内部中的中心沟槽210的宽度的宽度且布置在沟道区C的上表面侧壁上栅电极25C。栅隔片26C设置在栅电极25C的侧壁上和中心沟槽210中。
如根据图15A至15C所述，在图12A至12C中示出的MOS晶体管的源区和漏区20A和20B的上表面上布置选择的Si、SiGe或Ge层G1，由此可以形成拱起的源区/漏区。源区和漏区分别包括源区20C和漏区20D。可以在具有源区20C和漏区20D的集成电路衬底上布置张力感应层S。张力感应层S可以包括SiON或SiN层。张力感应层S可以允许源区20C和漏区20D之间的沟道区C的晶格常数改变以及允许沟道区C内的电荷迁移率增加。在集成电路衬底20上布置层间绝缘层27。在露出源区20C和漏区20D的绝缘层27中设置接触孔。在接触孔中设置源电极28A和漏电极28B并分别电耦接到源区20C和漏区20D。
根据本发明的各个实施例，在源区/漏区之间的集成电路衬底中形成沟槽，以限定三维沟道。因此，可以有效地减小源区/漏接触面积减小的可能性。换句话说，可以形成三维沟道区，而基本上不减小由形成隔离区限定的有源区的面积。
而且，可以通过使用光刻工艺构图有源区掩模图形来形成源区和漏区限定图形。可以预执行各向同性刻蚀工序，以形成沟道区限定图形，沟道区限定图形的宽度和长度小于源区和漏区限定图形的宽度和长度。因此，通过形成沟道区限定图形可以露出有源区的边缘。可以使用沟道区限定图形作为刻蚀掩模执行刻蚀工序，以在源区以及漏区之间的集成电路衬底中形成具有精细线宽的沟道。因此，可以形成具有比使用光刻工艺形成的常规沟道区宽度更小宽度的沟道区。
而且，可以通过构图有源区掩模图形来形成沟道区限定图形，以形成STI隔离层。因此，可以省略淀积用于形成沟道区限定图形的层的工序。由此，可以简化制造集成电路器件的总工序和节省生产成本。
在附图和说明书中，已公开了本发明的典型实施例，尽管使用了具体的术语，它们仅仅是一般性和描述性使用并非限制，本发明的范围阐述在下面的权利要求中。

Claims (53)

1、一种金属氧化物半导体(MOS)晶体管的基本单元，包括：
集成电路衬底；
集成电路衬底上的MOS晶体管，该MOS晶体管具有源区、漏区和栅极区，栅极区在源区和漏区之间；
源区和漏区之间的第一和第二沟道区，该沟道区由通过沟槽区分开的集成电路衬底中的第一和第二间隔突起限定，第一和第二突起远离集成电路衬底延伸；
围绕源区、漏区和沟道区的隔离层，该隔离层具有低于第一和第二沟道区的上表面的上表面；以及
在第一和第二间隔突起的侧壁上和在第一和第二间隔突起的至少部分表面上延伸的沟槽区中的栅电极。
2、如权利要求1的基本单元，其中沟槽区的底表面高于集成电路衬底上的隔离层的底表面。
3、如权利要求2的基本单元，其中沟槽区的底表面与隔离层的上表面齐平或低于隔离层的上表面。
4、如权利要求1的基本单元，其中第一沟道区电耦接到第一沟道区的第一端的源区和第一沟道区的第二端的漏区，以及其中第二沟道区电耦接到第二沟道区的第一端的源区和第二沟道区的第二端的漏区。
5、如权利要求1的基本单元，其中栅电极进一步在源区和漏区的表面上延伸，栅电极的宽度大于沟槽区的宽度。
6、如权利要求1的基本单元，其中栅电极具有等于沟槽区宽度的宽度。
7、如权利要求1的基本单元，还包括沟槽区侧壁上的栅隔片，其中在栅隔片上设置栅电极，以便栅电极的宽度小于沟槽区的宽度。
8、如权利要求1的基本单元，还包括第一和第二突起和栅电极之间的保形栅绝缘层。
9、如权利要求8的基本单元，其中栅绝缘层至少包括氧化层、氮化层、铝层、高介质层和包括纳米晶体硅的绝缘层。
10、如权利要求8的基本单元，还包括沟槽区底部上的沟道形成阻止区，沟道形成阻止区位于集成电路衬底和栅绝缘层之间。
11、如权利要求1的基本单元，还包括源区和漏区上的硅层、锗层和/或硅锗层的至少一层。
12、如权利要求1的基本单元，还包括沟槽区底部上的掩埋绝缘层。
13、如权利要求1的基本单元，还包括在包括栅电极的集成电路衬底上的张力感应层。
14、如权利要求1的基本单元，其中第一和第二沟道区和沟槽区的拐角被圆润。
15、如权利要求1的基本单元，其中第一沟道区具有第一掺杂浓度和第二沟道区具有不同于第一浓度的第二掺杂浓度。
16、一种金属氧化物半导体(MOS)晶体管，包括：
集成电路衬底；
从集成电路衬底突出的有源区；
围绕有源区的隔离层，并且该隔离层具有低于有源区上表面的上表面；
限定多个沟道区和源区和漏区的至少一个中心沟槽，多个沟道区从有源区的中心部分凹陷并彼此隔开，源区和漏区连接多个沟道区的每个的两端；以及
多个沟道区的上表面和侧壁上的栅电极。
17、一种制造金属氧化物半导体(MOS)晶体管的基本单元的方法，包括：
在集成电路衬底上形成MOS晶体管，该MOS晶体管具有源区、漏区和栅极区，栅极区在源区和漏区之间；
在源区和漏区之间形成第一和第二沟道区，通过由沟槽区分开的集成电路衬底中的第一和第二间隔突起限定沟道区，第一和第二突起远离集成电路衬底延伸，第一和第二突起的上表面与源区和漏区的上表面齐平；以及
在第一和第二间隔突起的侧壁上和在第一和第二间隔突起的至少部分表面上延伸的沟槽区中形成栅电极。
18、如权利要求17的方法，还包括
围绕源区、漏区和沟道区的隔离层，该隔离层具有低于第一和第二沟道区上表面的上表面。
19、如权利要求18的方法，其中沟槽区的底表面高于集成电路衬底上的隔离层的底表面。
20、如权利要求19的方法，其中沟槽区的底表面与隔离层的上表面齐平或低于隔离层的上表面。
21、如权利要求19的方法，其中第一沟道区可以电耦接到第一沟道区的第一端的源区和第一沟道区的第二端的漏区，以及其中第二沟道区电耦接到第二沟道区的第一端的源区和第二沟道区的第二端的漏区。
22、如权利要求17的方法，其中形成栅电极还包括形成在源区和漏区的表面上延伸的栅电极，栅电极具有大于沟槽区宽度的宽度。
23、如权利要求17的方法，其中栅电极具有等于沟槽区宽度的宽度。
24、如权利要求17的方法，还包括在沟槽区的侧壁上形成栅隔片，其中形成栅电极还包括在栅隔片上形成栅电极，以便栅电极的宽度小于沟槽区的宽度。
25、如权利要求17的方法，还包括在第一和第二突起和栅电极之间形成保形的栅绝缘层。
26、如权利要求25的方法，还包括沟槽区底部上形成沟道形成防止区，沟道形成阻止区位于集成电路衬底和栅绝缘层之间。
27、如权利要求17的方法，还包括在沟槽区底部上形成掩埋绝缘层。
28、如权利要求17的方法，还包括在包括栅电极的集成电路衬底上形成张力感应层。
29、如权利要求17的方法，其中形成第一和第二沟道区还包括形成具有圆润边缘的第一和第二沟道区，以及其中沟槽区具有圆润的边缘。
30、如权利要求17的方法，其中形成第一沟道区包括形成具有第一掺杂浓度的第一沟道区，以及其中形成第二沟道区包括形成具有不同于第一掺杂浓度的第二掺杂浓度的第二沟道区。
31、一种用于制造金属氧化物半导体(MOS)晶体管的方法，包括：
在集成电路衬底上形成有源区掩模图形；
根据有源区掩模图形刻蚀集成电路衬底，以形成围绕有源区的沟槽区；
在沟槽区中形成隔离层；
构图有源区掩模图形，以形成露出源区和漏区之间的有源区边缘的沟道区限定图形；
在隔离层和有源区的露出边缘上形成掩模层；
除去沟道区限定图形，以露出有源区的中心部分；
刻蚀有源区的中心部分，以形成限定一对沟道区和一对源区和漏区的中心沟槽，形成彼此平行的沟道区对，形成耦接到每对沟道区的端部的源区/漏区对；
除去掩模层，以露出沟道区对和源区和漏区对的外侧壁；以及
在多个沟道区对的上表面和侧壁上形成栅电极。
32、如权利要求31的方法，其中形成沟道区限定图形包括：
刻蚀有源区掩模图形，以形成露出有源区端部的源区和漏区限定图形；以及
各向异性地刻蚀源区和漏区限定图形。
33、如权利要求32的方法，其中各向异性地刻蚀包括湿法刻蚀和利用等离子体的干法刻蚀的至少一种。
34、如权利要求31的方法，还包括在沟道区对和栅电极之间形成栅绝缘层。
35、如权利要求34的方法，其中通过在H2或Ar中退火沟道区对和中心沟槽预先形成栅绝缘层，以圆润沟道区对和中心沟槽的拐角。
36、如权利要求31的方法，还包括在中心沟槽的底表面上形成沟道形成阻止区。
37、如权利要求36的方法，其中形成沟道形成阻止区包括：
在中心沟槽中的集成电路衬底上形成沟道阻止层；以及
使用湿法刻蚀工序除去部分沟道阻止层，以在中心沟槽的底表面上设置沟道形成阻止区。
38、如权利要求36的方法，其中形成沟道形成阻止区包括：
有选择地将离子注入中心沟槽的底表面上的集成电路衬底中；以及
退火注入的离子，以设置沟道形成阻止区。
39、如权利要求31的方法，其中中心沟槽的底表面高于隔离层的底表面。
40、如权利要求39的方法，其中中心沟槽的底表面等于或低于隔离层的上表面。
41、如权利要求31的方法，还包括在栅电极的侧壁上形成栅极隔片。
42、如权利要求41的方法，其中形成栅电极包括在中心沟槽的内部中、在部分源区和漏区上以及沟道区的上部之上形成栅电极。
43、如权利要求41的方法，其中形成栅电极包括在源区和漏区之间的中心沟槽内部中和沟道区的上部之上形成栅电极，栅电极具有与中心沟槽相同的宽度。
44、如权利要求41的方法，其中形成栅电极包括在源区和漏区之间的中心沟槽内部中和沟道区的上部之上形成栅电极，栅电极具有比中心沟槽的宽度更窄的宽度。
45、如权利要求31的方法，还包括在包括栅电极的集成电路衬底上形成张力感应层。
46、如权利要求31的方法，还包括在源区和漏区上形成硅层或锗层。
47、如权利要求31的方法，其中通过在具有沟槽区的集成电路衬底上使用倾斜离子注入掺杂中心沟槽的一个侧壁预先形成隔离层。
48、一种用于制造金属氧化物半导体(MOS)晶体管的方法，包括：
在集成电路衬底上形成有源区掩模图形
使用有源区掩模图形作为刻蚀掩模，刻蚀集成电路衬底以形成围绕有源区的沟槽区；
在沟槽区中形成隔离层；
构图有源区掩模图形以形成限定露出源区/漏区的源区和漏区限定图形；
在隔离层和露出的源区/漏区上形成掩模层；
除去源区和漏区限定图形，以形成露出源区/漏区之间的有源区的开口；
在开口的侧壁形成隔片；
使用掩模层和隔片作为刻蚀掩模刻蚀有源区，以形成限定一对沟道区和一对源区和漏区的中心沟槽，形成彼此平行的沟道区对，形成耦接到每对沟道区的端部的源区/漏区对；
除去掩模层和隔片，以露出沟道区对/源区/漏区对的外侧壁；以及
形成覆盖沟道区的上表面和侧壁的栅电极，以横过沟道区的上部。
49、如权利要求48的方法，其中形成隔片包括：
在包括开口的掩模层上形成绝缘层；以及
敷层刻蚀该绝缘层。
50、如权利要求48的方法，还包括在沟道区和栅电极之间形成栅绝缘层。
51、如权利要求48的方法，还包括在中心沟槽的底表面上形成沟道形成阻止区。
52、如权利要求51的方法，其中形成沟道形成阻止区包括：
在中心沟槽中的集成电路衬底上形成沟道阻止层；以及
使用湿法刻蚀工序除去部分沟道阻止层，以在中心沟槽的底表面上设置沟道形成阻止区。
53、如权利要求51的方法，其中形成沟道形成阻止区包括：
有选择地将离子注入中心沟槽的底表面上的集成电路衬底中；以及
退火注入的离子，以提供沟道形成阻止层。
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