CN101123275B - 垂直双沟道晶体管及其制造方法 - Google Patents

垂直双沟道晶体管及其制造方法 Download PDF

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Abstract

一种晶体管，包括衬底上的第一和第二对垂直覆盖源/漏区。各第一和第二垂直沟道区在该第一和第二对覆盖源/漏区的各对覆盖源/漏区之间延伸。各第一和第二绝缘区被设置在各第一和第二对覆盖源/漏区的覆盖源/漏区之间并相邻于第一和第二垂直沟道区的各垂直沟道区。在第一和第二垂直沟道区的各垂直沟道区上设置各第一和第二栅绝缘体。在该第一和第二栅绝缘体之间设置栅电极。第一和第二垂直沟道区可以被设置在覆盖源/漏区的相邻边缘附近。

Description

垂直双沟道晶体管及其制造方法
与相关申请的交叉引用
本申请要求享有于2006年8月7日在韩国知识产权局申请的韩国专利申请No.2006-74202的权益，在此将其公开内容全部引入作为参考。
技术领域
本发明涉及半导体器件及其制造方法，更具体，涉及非易失性存储器件及其制造方法。
背景技术
场效应晶体管(FET)被广泛地用于集成电路存储器件中。这些场效应晶体管可以包括金属氧化物半导体FET(MOSFET)及其变型，如浮栅晶体管。典型的浮栅集成电路场效应晶体管包括隔开的源区和漏区、其间的有源(沟道-支撑)区以及包括沟道上的隧穿氧化物层、隧穿氧化物层上的电荷-保持层、浮栅层上的介质层以及介质层上的控制栅电极的栅极结构。
对于增加在给定的空间量中可以提供的存储容量的方面始终存在推动力。因此，存储单元的尺寸已被减小。此外，可以增加晶片面积的有效使用的单元结构也已被采用，如可层叠的单元结构。
发明内容
在本发明的某些实施例中，一种晶体管，包括衬底上的第一和第二对垂直覆盖源/漏区。各第一和第二垂直沟道区在第一和第二对覆盖源/漏区的各对的覆盖源/漏区之间延伸。在各第一和第二对覆盖源/漏区的覆盖源/漏区之间并相邻于第一和第二垂直沟道区的各沟道区设置各第一和第二绝缘区。在第一和第二垂直沟道区的各垂直沟道区上设置各第一和第二栅绝缘体。在第一和第二栅绝缘体之间设置栅电极。该第一和第二垂直沟道区可以被设置在该覆盖源/漏区的相邻边缘附近。
在再一实施例中，该晶体管可以包括：设置在各第一和第二对覆盖源/漏区的覆盖源/漏区之间并毗连第一和第二垂直沟道区的各沟道区的各第一和第二沟道延伸区。第一和第二栅绝缘体可以包括与该栅电极的第一和第二侧壁表面和底表面一致的绝缘层的相对的第一和第二部分。该晶体管还可以包括在该绝缘层和栅电极底下的绝缘区。该第一和第二栅绝缘层每个可以包括设置在两个绝缘层之间的电荷捕获层。
在附加实施例中，该晶体管可以包括：在第一和第二对覆盖源/漏区的各源/漏区上覆盖的第三和第四源/漏区。第三和第四垂直沟道区可以在第三和第四源/漏区的各源/漏区和各第一和第二对覆盖源/漏区的上源/漏区之间延伸。第三和第四栅绝缘层可以被设置在第三和第四垂直沟道区的各垂直沟道区上，第二栅电极覆盖第一栅电极并在第三和第四栅绝缘层之间延伸。在第一和第二栅电极之间可以设置绝缘区。
在某些实施例中，该晶体管可以包括毗连第一和第二对覆盖源/漏区的外缘并与第一和第二绝缘区连接的器件隔离区。该晶体管还可以包括在与覆盖源/漏区对的一个源/漏区相对的器件隔离区侧面上设置的栅极线结构，该栅极线结构基本上平行于晶体管的栅电极延伸。
本发明的附加实施例提供制造晶体管的方法。在衬底上形成隔开的第一和第二叠层交错图形，该第一和第二叠层交错图形的每个包括至少两个半导体图形，在该至少两个半导体图形之间具有至少一个牺牲图形。形成与该第一和第二叠层交错图形的每个中的该至少两个半导体图形和至少一个牺牲图形的各相对侧壁一致的各第一和第二垂直半导体层。在第一和第二垂直半导体层的各个层上形成各第一和第二栅绝缘体。形成在第一和第二栅绝缘体之间延伸的导电栅电极区。从第一和第二叠层交错图形的每个除去至少一个牺牲图形，以在叠层交错图形的至少两个半导体图形之间形成间隙。在各个间隙中形成各绝缘区。
在某些实施例中，形成隔开的第一和第二叠层交错图形可以包括：在衬底上形成交错的半导体和牺牲层，构图该半导体和牺牲层以形成限定有源区的沟槽，在该沟槽中形成沟槽隔离区，以及在有源区中形成对分该交错层的沟槽，以形成该隔开的第一和第二叠层交错图形。从第一和第二叠层交错图形的每个除去至少一个牺牲图形可以包括，除去与第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区，以暴露至少一个牺牲图形，以及刻蚀该暴露的至少一个牺牲图形。
根据再一实施例，在有源区中形成对分所述交错层的沟槽可以包括，在有源区中的交错层上形成隔开的第一和第二掩模区，以及使用第一和第二掩模区作为刻蚀掩模来刻蚀有源区中的交错层。形成各第一和第二垂直半导体层可以包括，在对分沟槽的暴露表面上形成半导体层。形成各个第一和第二栅绝缘体可以包括，在半导体层和第一和第二掩模区上形成第一绝缘层。形成在第一和第二栅绝缘体之间延伸的导电栅电极区可以包括，在该第一和第二叠层交错图形之间的对分沟槽中形成导电区。在除去与该第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区之前，可以在形成覆盖导电栅电极区和第一绝缘区的第二绝缘层，以及平整以除去部分第一绝缘层、第二绝缘层和第一和第二掩模区，由此暴露该第一和第二叠层交错图形的上图形和沟槽隔离区。在形成第一绝缘层之前，可以在对分沟槽底部的半导体层上形成绝缘区。形成第一绝缘层可以包括在沟槽底部的绝缘区上形成第一绝缘层。
在附加实施例中，在衬底上形成交错半导体和牺牲层可以包括：顺序地形成第一半导体层、第一牺牲层和第二半导体层。构图该半导体和牺牲层，以形成限定有源区的沟槽可以包括，构图第一半导体层、第一牺牲层和第二半导体层，以形成沟槽。形成对分该交错层的沟槽可以包括，形成对分有源区中的第一半导体层、第一牺牲层和第二半导体层的沟槽，以形成该隔开的第一和第二叠层交错图形，其中每个叠层交错图形包括第一半导体图形、在该第一半导体图形上的第一牺牲图形、以及在该第一牺牲图形上的第二半导体图形。从第一和第二叠层交错图形的每个除去至少一个牺牲图形可以包括，除去与该第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区，以暴露第一牺牲图形，以及刻蚀该暴露的第一牺牲图形。
在衬底上形成交错的半导体和牺牲层可以包括，顺序地形成第一半导体层、第一牺牲层、第二半导体层、第二牺牲层以及第三半导体层。构图该半导体和牺牲层以形成限定有源区的沟槽可以包括，构图第一半导体层、第一牺牲层、第二半导体层、第二牺牲层以及第三半导体层，以形成沟槽。形成对分该交错层的沟槽可以包括，在有源区中形成对分第一半导体层、第一牺牲层、第二半导体层、第二牺牲层和第三半导体层的沟槽，以形成该隔开的第一和第二叠层交错图形，其中每个叠层交错图形包括第一半导体图形、在该第一半导体图形上的第一牺牲图形、在该第一牺牲图形上的第二半导体图形、在该第二半导体图形上的第二牺牲图形以及在该第二牺牲图形上的第三半导体图形。从第一和第二叠层交错图形的每个除去至少一个牺牲图形可以包括除去与该第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区，以暴露第一和第二牺牲图形，以及刻蚀该暴露的第一和第二牺牲图形。
在再一实施例中，形成该隔开的第一和第二叠层交错图形可以包括：形成隔开的第一、第二、第三和第四叠层交错图形，每个叠层交错图形包括至少两个在其间具有至少一个牺牲图形的半导体图形，第一和第二叠层交错图形设置在第三和第四叠层交错图形之间。形成各第一和第二垂直半导体层可以包括，形成与该交错图形的第一、第二、第三和第四叠层的侧壁一致的垂直半导体层。在第一和第二垂直半导体层的各个层上形成各第一和第二栅绝缘层可以包括，形成覆盖垂直该半导体层的第一绝缘层。形成在第一和第二栅绝缘体之间延伸的导电栅电极区可以包括，在该交错图形的第一和第二叠层之间的沟槽中形成第一导电区，在该交错图形的第一和第三叠层之间的沟槽中形成第二导电区，以及在该交错图形的第二和第四叠层之间形成第三导电区。从该交错图形的第一和第二叠层的每个叠层除去至少一个牺牲图形可以包括：形成覆盖第一、第二和第三导电区和第一绝缘层的第二绝缘层，除去与第二和第三导电区相邻的部分第二绝缘层、第一绝缘层以及的交错图形的第一和第二叠层，以从该交错图形的第一和第二叠层的每个叠层暴露至少一个牺牲图形，以及刻蚀从该交错图形的第一和第二叠层的每个叠层所暴露的该至少一个牺牲。
在某些实施例中，该方法可以包括在形成第一和第二垂直沟道区之前掺杂半导体图形。在再一实施例中，该方法可以包括在形成栅电极之后并在各个间隙中形成各绝缘区之前掺杂该半导体图形。在附加实施例中，该方法可以包括在各个间隙中形成各绝缘区之后掺杂该半导体图形。
本发明的附加实施例提供形成晶体管阵列的方法。形成交错层的叠层，该叠层包括至少两个在其间具有至少一个牺牲层的半导体层。该交错层的叠层被构图，以形成隔开的第一、第二、第三和第四叠层该交错图形，每个叠层交错图形包括至少两个在其间具有至少一个牺牲图形的半导体图形，交错图形的第一和第二叠层被设置在该交错图形的第三和第四叠层之间。在该交错图形的第一、第二、第三和第四叠层的侧壁上形成垂直半导体层。形成覆盖该垂直半导体层和第一、第二、第三和第四叠层交错图形的栅绝缘层。在该交错图形的第一和第三叠层之间的栅绝缘层上形成第一栅电极，在该交错图形的第一和第二叠层之间的栅绝缘层上形成第二栅电极，以及在该交错图形的第二和第四叠层之间的栅绝缘层上形成第三栅电极。形成覆盖第一、第二和第三栅电极以及栅绝缘层的绝缘层。除去部分绝缘层、栅绝缘层和相邻于第一和第三栅电极的部分第一和第二叠层交错图形，以暴露该交错图形的第一和第二叠层的每个中的至少一个牺牲层。除去第一和第二叠层交错图形的每个中所暴露的该至少一个牺牲层，以在其半导体层之间形成间隙。在该间隙中形成绝缘区。
附图说明
通过参考附图对其优选示例性实施例的详细描述，将更加明白本发明的上述及其他特点和优点，其中：
图1图示了根据本发明的某些实施例的晶体管。
图2-13图示了用于形成图1的晶体管的制造产品和操作。
图14图示了根据本发明的某些实施例的晶体管。
图15-26图示了用于形成图14的晶体管的制造产品和操作。
图27图示了根据本发明的某些实施例的晶体管。
图28-33图示了用于形成图27的晶体管的制造产品和操作。
图34图示了用于根据本发明的某些实施例的晶体管阵列的晶体管。
图35-49图示了用于形成图34的晶体管的制造产品和操作。
图50图示了用于根据本发明的某些实施例的晶体管阵列的晶体管。
图51-60图示了用于形成图50的晶体管的制造产品和操作。
具体实施方式
下面将参考附图更完全地描述本发明，在附图中示出了本发明的优选实施例。但是，本发明不应该被认为是局限于在此阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完成，并将本发明的范围充分地传递给所属领域的技术人员。在图中，为了清楚而放大了层和区域的厚度。相同的数字始终指相同的元件。在此使用的术语“和/或”包括一个或多个相关列项的任意和所有组合。
在此使用的专业词汇是用于描述具体实施例，而不用来限制本发明。在此使用的单数形式“一”和“该”同样意在包括复数形式，除非上下文另外清楚地表明。还应当理解，在本说明书中使用的术语“包括”和/或“包含”时，说明陈述的部件、整体、步骤、操作、元件和/或组件的存在，但是不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、组件和/或其组。
应当理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以被直接连接或耦合到另一个元件，或可以存在插入元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在插入元件。
应当理解，尽管在此可以使用术语第一、第二等来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅仅是用来区别将一个元件、组件、区域、层或部分与其它元件、组件、区域、层或部分相区分。因此，在不脱离本发明的教导的条件下，下面论述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
在此参考透视图描述了本发明的实施例，该透视图是本发明的理想化实施例的示意图。因此，由于图例形状的变化，应预想到会有例如由于制造工艺和/或容差引起的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括，例如，由制造所引起的形状偏差。例如，图示或描述为矩形的刻蚀区将典型地具有圆滑或弯曲的特点。因此，图中所示的区域本质上是示意性的，且它们的形状不打算图示器件区域的精确形状，以及不打算限制本发明的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属技术领域的普通技术人员通常理解的相同意思。还应当理解，术语，如通常使用的词典中定义的那些术语，应该解释为具有符合相关技术的环境中的意思，且不被理想化解释或过度地形式感知，除非在此被清楚地限定。所属领域的技术人员还应当理解参考“相邻”另一特征设置的结构或特征可以具有覆盖该相邻特征或在该相邻特征下面的部分。
图1图示了根据本发明的某些实施例的垂直双-沟道晶体管100。晶体管100包括衬底101，衬底101在其中有沟槽107。在沟槽107的底部中设置第一绝缘区109。栅绝缘层110与第一绝缘区109的顶表面一致并相邻于沟槽107的侧壁。在某些实施例中，栅绝缘层110可以是包括，例如，电荷捕获层的多层结构，以支持非易失性数据存储。在沟槽107中的栅绝缘层110上设置栅电极111。在栅电极111上设置第二绝缘区112。
在栅电极111的各个侧面上设置垂直覆盖隔开的源/漏区115、116。各个垂直覆盖源/漏区115、116被各个垂直沟道区117连接。在各个垂直覆盖源/漏区115、116之间插入各个绝缘区114，相邻于沟道区117。
图2-13图示了用于形成图1的晶体管110的示例性操作。参考图2，使用，例如，外延工艺，在衬底101上形成第一结晶硅层102。在硅层102上形成牺牲层103，例如，硅-锗(SiGe)层。在牺牲层103上形成第二结晶硅层104。参考图3，衬底101、第一硅层102、牺牲层103和第二硅层104被构图，以形成填有绝缘材料的沟槽，从而形成浅沟槽隔离(STI)区105。STI区105延伸到衬底101和第一硅层102的界面底下。
参考图4，在所得结构上形成硬掩模层，例如，氮化硅层，并构图，以形成隔开的掩模区106。参考图5，使用掩模区106作为刻蚀掩模，除去部分衬底101、第一硅层102、牺牲层103和第二硅层104，因此形成将图形叠层分开的沟槽107，该叠层包括第一半导体图形101a、第二半导体图形102a、牺牲图形103a以及第三半导体图形104a。
如图6所示，然后可以使用外延工艺在沟槽107的底部和侧壁上形成结晶硅层108。然后可以在沟槽107的底部的硅层108上形成第一绝缘区109，如图7所示。第一绝缘区109具有低于第二半导体图形102a的顶表面的高度。
参考图8，在所得结构上形成栅绝缘层110，覆盖第一绝缘层109，相邻于部分硅层108的和掩模区106。栅绝缘层110可以包括，例如，单个绝缘层或多层结构，包括例如，氧化物-氮化物-氧化物(ONO)结构。如图9所示，在栅绝缘层110上形成栅电极111，以及在栅电极111上形成第二绝缘层112。第二绝缘层112被平整，如图10所示。
参考图11，部分STI区105被除去，以形成暴露牺牲图形103a的沟槽113。如图12所示，然后可以使用例如，湿法刻蚀，除去牺牲图形103，以在第二半导体图形102a和第三半导体图形104a之间形成间隙。如图13所示，然后形成填充该间隙的绝缘层114。通过第二和第三半导体图形102a，104a的离子注入和毗连部分硅层108，形成可以源/漏区115、116，留下垂直沟道区117在源/漏区115、116的覆盖区之间延伸。
图14图示了根据本发明的再一实施例的晶体管300。晶体管300包括其中具有沟槽309的衬底301。在沟槽309的底部设置第一绝缘区311。在第一绝缘区311上和相邻于沟槽309的侧壁设置多层栅绝缘层312，并且包括第一和第二氧化物层313、315之间设置的氮化物层314。在沟槽309中的栅绝缘层312上设置栅电极316。在栅电极316上设置第二绝缘区317。在栅电极316的各个侧面上设置覆盖源/漏区320、321，并被各个垂直沟道区323连接。在覆盖源/漏区320、321之间设置结晶硅层间区304。层间区304可以增加沟道长度和支持存储器应用中的多位操作。
图15-26图示了用于形成图14的晶体管300的操作。参考图15，在衬底301上顺序地形成第一结晶半导体层302、第一牺牲层303、第二结晶硅层304、第二牺牲层305和第三结晶半导体层306。衬底301和覆盖层302-306被构图，以形成沟槽，沟槽用绝缘材料填充，以形成STI区307，如图16所示。
参考图17，形成硬掩模层并构图，以形成隔开的掩模区308，其覆盖STI区307和部分叠层。如图18所示，然后除去部分衬底301和覆盖层302-306，以在该隔开叠层图形之间形成沟槽309，每个叠层包括第一半导体图形301a、第二半导体图形302a、第一牺牲图形303a、第三半导体图形304a、第二牺牲图形305a以及第四半导体图形306a。
如图19所示，在沟槽309的底部和侧壁上形成结晶硅层310。参考图20，在沟槽309底部的硅层310上形成第一绝缘区311。第一绝缘层311的顶表面低于第二半导体图形302a的顶表面。
参考图21，在所得的结构上形成栅绝缘层312，包括氧化物层313、315和插入的氮化物层314。如图22所示，在沟槽309中的栅绝缘层312上形成栅电极316，以及在其上形成绝缘层317。如图23所示，栅绝缘层312和绝缘层317被平整，以暴露第四半导体图形306a。
参考图24，部分STI区307被除去，以暴露第一和第二牺牲图形303a、305a。如图25所示，通过湿法刻蚀除去牺牲图形303a、305a，以在第二和第三半导体图形302a、304a之间和第三和第四半导体图形304a、306a之间留下间隙。这些间隙用绝缘材料填充，以形成绝缘区319，如图26所示。第二和第四半导体图形302a、306a和硅层310的毗连部分被离子注入，以形成被垂直沟道区323连接的源/漏区320、321。
图27图示了根据本发明的再一实施例的晶体管400。晶体管400具有层叠的垂直双沟道419，垂直双沟道419连接衬底401上设置的相邻覆盖源/漏区417、418。在栅绝缘层412上的源/漏区417、418之间设置多个栅电极413，栅绝缘层412包括氧化物层409、411和插入的氮化物层410。在栅电极413的下栅电极底下设置第一绝缘区408，在栅电极413之间设置第二绝缘区414，以及在栅电极413的上栅电极上设置第三绝缘区414。
图28-33图示了用于形成图27的晶体管400的操作。参考图28，在衬底401上形成交替的硅和牺牲层402、403。参考图29，沿如上所述的线，使用技术，构图衬底401和层402、403，以形成沟槽，在其中形成STI区404。在层402、403上形成隔开的掩模区405，并用掩模区405来形成限定隔开叠层的沟槽，该叠层包括衬底图形401a和交替的硅和牺牲图形402a、403a。在沟槽中形成硅层407，以及在沟槽底部的硅层407上形成第一绝缘区408。在第一绝缘层408和沟槽的侧壁表面上形成包括氧化物层409、411和插入的氮化物层410的多层栅绝缘层412。在栅绝缘层412上形成栅电极413和第二和第三绝缘区414。
参考图30，然后所得结构被平整，以便暴露硅图形402a的上图形。如图31所示，部分STI区401被除去，以暴露第一和第二牺牲图形403a。牺牲图形403a被刻蚀掉，以形成用绝缘层416填充的间隙，如图32和33所示。硅图形402a和硅层407的毗连部分被离子注入，以形成源/漏区417、418。
图34图示了根据本发明的再一实施例的晶体管500。晶体管500具有垂直双沟道结构，包括被垂直沟道522连接的覆盖源/漏区520、521。在源/漏区521之间的栅绝缘层510上设置栅电极。在栅电极511上设置绝缘区512。
图34中所示的晶体管500被配置用于制造两维排列的布置。具体，沿y-轴设置具有晶体管500的结构的附加晶体管(未示出)。沿y-轴，在晶体管500的相对侧上设置栅电极511。这些栅电极511被连接到附加晶体管(未示出)，该附加晶体管可以具有与晶体管500相同结构，以及相对于晶体管500沿垂直于y-轴的x-轴来显示。
图35-49图示了用于制造图34的晶体管500的示例性操作。参考图35，在衬底501上限定第一和第二区域。如图36所示，在衬底501上形成结晶硅层502、504和插入的牺牲层503。如图37所示，在上硅层504上形成缓冲和掩模层505、506。在掩模层506上形成光掩模图形507，暴露第一和第二区中的其部分。使用光掩模图形507形成掩模图形506a和缓冲图形505a，如图38所示。这些图形被用来刻蚀穿过硅层502、504和牺牲层503的沟槽508，如图39所示。该刻蚀也形成硅和牺牲图形502a、503a、504a的叠层。
参考图40，在沟槽508的底部和侧壁上形成结晶硅层509。如图41所示，缓冲和掩模图形505a，506a被除去，以及在所得结构上形成栅绝缘层510，覆盖结晶硅层509和相邻图形502a，503a，504a。然后在沟槽508中的栅绝缘层510上形成栅电极511，如图42所示。
参考图43，在栅电极511上形成绝缘层512，接着在绝缘层512上形成掩模层513。在第一区中的掩模层513上形成光掩模514，并用作刻蚀掩模，除去第二区中的部分掩模层513和绝缘层512并留下掩模图形513a，如图44所示。
参考图45，掩模图形513a被用作刻蚀掩模，以除去掩模图形513a外面的硅和牺牲图形502a-504a，以及形成暴露掩模图形513a底下的硅和牺牲图形502a-504a的侧壁的沟槽515。沟槽515用绝缘层516填充，该绝缘层516被平整，以产生图46所示的结构。然后形成掩模图形517，并用来形成沟槽518，如图47所示。参考图48和49，然后除去被沟槽518暴露的牺牲图形503，以及所得的间隙用绝缘层519填充。硅图形502a，504a和硅层509的毗连部分被离子注入，以形成被垂直沟道522连接的源/漏区520、521。
图50图示了根据本发明的又一附加实施例的阵列晶体管800。晶体管800包括被衬底801上的垂直沟道区824连接的覆盖源/漏区822、832的叠层。在沟道区824的各个对之间设置第一和第二栅电极813并通过包括氧化物层809、811和插入氮化物层810的栅绝缘层从此分开。在栅电极813之间设置第一绝缘区814，以及在一个栅电极813的顶部上设置第二绝缘区814。
图51-60图示了用于形成晶体管800的操作。参考图51和52，在衬底801上形成交替的硅和牺牲层802、803，衬底801具有在其上限定的第一和第二区。参考图53，这些层被构图，以形成硅和牺牲图形802a，803a的叠层，和形成沟槽，其中形成硅层810、栅绝缘层812、栅电极813和绝缘区814。如图53和54所示，在该结构上形成掩模层815，并使用光掩模816构图，以形成掩模图形815a。参考图55，掩模图形815a被用作刻蚀掩模，以形成沟槽817。如图56所示，通过绝缘层818填充沟槽817。参考图57和58，掩模图形815a被除去，以及掩模图形819形成。掩模图形819用来形成暴露牺牲图形803a的侧壁部分的沟槽820。参考图59和60，然后除去暴露的牺牲图形803a，以及所得的间隙和沟槽820用绝缘层821填充。
所属领域的技术人员应当明白，在本发明中可以进行各种改进和改变。因此，本发明意在覆盖在附加权利要求和它们的等效范围内提供的本发明的改进和改变。

Claims (22)

1.一种晶体管，包括：
衬底上的第一和第二对垂直覆盖源/漏区；
在第一和第二对覆盖源/漏区的各对源/漏区的覆盖源/漏区之间延伸的各第一和第二垂直沟道区；
设置在各第一和第二对覆盖源/漏区的覆盖源/漏区之间并相邻于第一和第二垂直沟道区的各垂直沟道区的各第一和第二绝缘区；
在第一和第二垂直沟道区的各沟道区上设置的各第一和第二栅绝缘体；
第一和第二栅绝缘体之间的栅电极；以及
设置在各第一和第二对覆盖源/漏区的覆盖源/漏区之间并毗连各第一和第二垂直沟道区的各第一和第二沟道延伸区。
2.根据权利要求1的所述晶体管，其中第一和第二垂直沟道区被设置在该覆盖源/漏区的相邻边缘附近。
3.根据权利要求1的所述晶体管，其中该第一和第二栅绝缘体包括与栅电极的第一和第二侧壁表面和底表面一致的绝缘层的相对的第一和第二部分。
4.根据权利要求3的所述晶体管，还包括该绝缘层和栅电极底下的绝缘区。
5.根据权利要求1的所述晶体管，其中该第一和第二栅绝缘体的每个包括设置在两个绝缘层之间的电荷捕获层。
6.一种晶体管，包括：
衬底上的第一和第二对垂直覆盖源/漏区；
在第一和第二对覆盖源/漏区的各对源/漏区的覆盖源/漏区之间延伸的各第一和第二垂直沟道区；
设置在各第一和第二对覆盖源/漏区的覆盖源/漏区之间并相邻于第一和第二垂直沟道区的各垂直沟道区的各第一和第二绝缘区；
在第一和第二垂直沟道区的各沟道区上设置的各第一和第二栅绝缘体；
第一和第二栅绝缘体之间的栅电极；
第一和第二对覆盖源/漏区的各源/漏区上覆盖的第三和第四源/漏区；
在第三和第四源/漏区的各源/漏区和各第一和第二对覆盖源/漏区的上源/漏区之间延伸的第三和第四垂直沟道区；
设置在第三和第四垂直沟道区的各沟道区上的第三和第四栅绝缘体；
覆盖第一栅电极并在第三和第四栅绝缘体之间延伸的第二栅电极；以及
第一和第二栅电极之间的绝缘区。
7.根据权利要求1的所述晶体管，还包括毗连第一和第二对覆盖源/漏区的外缘并与第一和第二绝缘区连接的器件隔离区。
8.根据权利要求7的所述晶体管，还包括设置在与覆盖源/漏区对的一个源/漏区相对的器件隔离区侧面上的栅极线结构，该栅极线结构基本上平行于晶体管的栅电极延伸。
9.一种制造晶体管的方法，该方法包括：
在衬底上形成隔开的第一和第二叠层交错图形，该第一和第二叠层交错图形的每个包括至少两个半导体图形，在该至少两个半导体图形之间具有至少一个牺牲图形；
形成与所述第一和第二叠层交错图形的每个中的所述至少两个半导体图形和至少一个牺牲图形的各相对侧壁相一致的各第一和第二垂直半导体层；
在所述第一和第二垂直半导体层的各个层上形成各第一和第二栅绝缘体；
形成在第一和第二栅绝缘体之间延伸的导电栅电极区；
从该第一和第二叠层交错图形的每个除去至少一个牺牲图形，以在该叠层交错图形的至少两个半导体图形之间形成间隙；以及
在各个间隙中形成各绝缘区。
10.根据权利要求9的所述方法：
其中形成隔开的第一和第二叠层交错图形包括：
在衬底上形成交错的半导体和牺牲层；
构图该半导体和牺牲层，以形成限定有源区的沟槽；
在该沟槽中形成沟槽隔离区；以及
在有源区中形成对分所述交错层的沟槽，以形成隔开的第一和第二叠层交错图形；以及
其中从该第一和第二叠层交错图形的每个除去至少一个牺牲图形包括：
除去与该第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区，以暴露至少一个牺牲图形；以及
刻蚀该暴露的至少一个牺牲图形。
11.根据权利要求10的所述方法，
其中在有源区中形成对分所述交错层的沟槽包括：
在该有源区中的交错层上形成隔开的第一和第二掩模区；以及
使用该第一和第二掩模区作为刻蚀掩模，刻蚀该有源区中的交错层；
其中形成各第一和第二垂直半导体层包括，在对分沟槽的暴露表面上形成半导体层；以及
其中形成各第一和第二栅绝缘体包括在半导体层和第一和第二掩模区上形成第一绝缘层；
其中形成在第一和第二栅绝缘体之间延伸的导电栅电极区包括，在该第一和第二叠层交错图形之间的对分沟槽中形成导电区；
其中在除去与第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区之前：
形成覆盖所述导电栅电极区和第一绝缘区的第二绝缘层；以及
平整以除去部分第一绝缘层、第二绝缘层以及第一和第二掩模区，并且由此暴露第一和第二叠层交错图形的上图形和沟槽隔离区。
12.根据权利要求11的所述方法，其中在该对分沟槽的暴露表面上形成半导体层包括，通过外延生长形成该半导体层。
13.根据权利要求11的所述方法，其中在形成第一绝缘层之前，在对分沟槽的底部的半导体层上形成绝缘区，并且其中形成第一绝缘层包括在该沟槽的底部的绝缘区上形成该第一绝缘层。
14.根据权利要求10的所述方法：
其中在衬底上形成交错的半导体和牺牲层包括，顺序地形成第一半导体层、第一牺牲层和第二半导体层；
其中构图该半导体和牺牲层以形成限定有源区的沟槽包括，构图第一半导体层、第一牺牲层和第二半导体层，以形成沟槽；
其中形成对分该交错层的沟槽包括，在有源区中形成对分该第一半导体层、第一牺牲层和第二半导体层的沟槽，以形成隔开的第一和第二叠层交错图形，每个该图形包括第一半导体图形、在该第一半导体图形上的第一牺牲图形以及在该第一牺牲图形上的第二半导体图形；
其中从第一和第二叠层交错图形的每个除去至少一个牺牲图形包括：
除去与该第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区；以暴露第一牺牲图形；以及
刻蚀该暴露的第一牺牲图形。
15.根据权利要求10的所述方法：
其中在衬底上形成交错的半导体和牺牲层包括，顺序地形成第一半导体层、第一牺牲层、第二半导体层、第二牺牲层以及第三半导体层；
其中构图该半导体和牺牲层以形成限定有源区的沟槽包括，构图所述第一半导体层、第一牺牲层、第二半导体层、第二牺牲层以及第三半导体层，以形成沟槽；
其中形成对分该交错层的沟槽包括，在有源区中形成对分所述第一半导体层、第一牺牲层、第二半导体层、第二牺牲层和第三半导体层的沟槽，以形成所述隔开的第一和第二叠层交错图形，每个叠层交错图形包括第一半导体图形、在该第一半导体图形上的第一牺牲图形、在该第一牺牲图形上的第二半导体图形、在该第二半导体图形上的第二牺牲图形以及在该第二牺牲图形上的第三半导体图形；
其中从该第一和第二叠层交错图形的每个除去所述至少一个牺牲图形包括：
除去与该第一和第二叠层交错图形的外侧壁相邻的部分沟槽隔离区，以暴露所述第一牺牲图形和第二牺牲图形，以及
刻蚀该暴露的第一牺牲图形和第二牺牲图形。
16.根据权利要求9的所述方法：
其中形成隔开的第一和第二叠层交错图形包括，形成隔开的第一、第二、第三和第四叠层交错图形，每个叠层交错图形包括至少两个半导体图形，在该至少两个半导体图形之间具有至少一个牺牲图形，在所述第三和第四叠层交错图形之间设置所述第一和第二叠层交错图形；
其中形成各第一和第二垂直半导体层包括，形成与该第一、第二、第三和第四叠层交错图形的侧壁一致的垂直半导体层；
其中在第一和第二垂直半导体层的各个层上形成各第一和第二栅绝缘体包括，形成覆盖该垂直半导体层的第一绝缘层；
其中形成在第一和第二栅绝缘体之间延伸的导电栅电极区包括，在该第一和第二叠层交错图形之间的沟槽中形成第一导电区，在该第一和第三叠层交错图形之间的沟槽中形成第二导电区，以及在该第二和第四叠层交错图形之间形成第三导电区；
其中从该第一和第二叠层交错图形的每个除去至少一个牺牲图形包括：
形成覆盖所述第一、第二和第三导电区以及第一绝缘层的第二绝缘层；
除去部分第二绝缘层、第一绝缘层以及与第二和第三导电区相邻的第一和第二叠层交错图形，以从该第一和第二叠层交错图形的每个暴露至少一个牺牲图形；以及
刻蚀从该第一和第二叠层交错图形的每个所暴露的该至少一个牺牲图形。
17.根据权利要求9的所述方法，还包括在形成第一和第二垂直沟道区之前掺杂该半导体图形。
18.根据权利要求9的所述方法，还包括在形成栅电极之后并在各个间隙中形成各绝缘区之前掺杂该半导体图形。
19.根据权利要求9的所述方法，还包括在各个间隙中形成各绝缘区之后掺杂该半导体图形。
20.根据权利要求9的所述方法，其中，该第一和第二栅绝缘体的每个包括设置在第一和第二绝缘层之间的电荷捕获层。
21.根据权利要求9的所述方法：
其中该隔开的第一和第二叠层交错图形包括，第一半导体图形、在该第一半导体图形上的第一牺牲图形、在该第一牺牲图形上的第二半导体图形、在该第二半导体图形上的第二牺牲图形、以及在该第二牺牲图形上的第三半导体图形；
其中从该第一和第二叠层交错图形的每个除去至少一个牺牲图形以在该叠层交错图形的至少两个半导体图形之间形成间隙包括，除去该第一和第二牺牲图形；
其中在各间隙中形成各绝缘区包括，在第一和第二半导体图形之间以及在第二和第三半导体图形之间形成各绝缘区；以及
其中该方法还包括以不同于第一和第三半导体图形的方式来掺杂第二半导体图形，以在第一和第三半导体图形中形成的源/漏区之间提供沟道延伸区。
22.一种形成晶体管阵列的方法，该方法包括：
形成叠层交错层，该叠层交错层包括至少两个半导体层，在该至少两个半导体层之间具有至少一个牺牲层；
构图该叠层交错层，以形成隔开的第一、第二、第三和第四叠层交错图形，每个叠层交错图形包括至少两个半导体图形，在该至少两个半导体图形之间具有至少一个牺牲图形，所述第一和第二叠层交错图形设置在该第三和第四叠层交错图形之间；
在第一、第二、第三和第四叠层交错图形的侧壁上形成垂直半导体层；
形成覆盖该垂直半导体层和该第一、第二、第三和第四叠层交错图形的栅绝缘层；
在第一和第三叠层交错图形之间的栅绝缘层上形成第一栅电极，在第一和第二叠层交错图形之间的栅绝缘层上形成第二栅电极，以及在第二和第四叠层交错图形之间的栅绝缘层上形成第三栅电极；
形成覆盖该第一、第二和第三栅电极以及该栅绝缘层的绝缘层；
除去部分绝缘层、栅绝缘层和与该第一和第三栅电极相邻的部分第一和第二叠层交错图形，以暴露该第一和第二叠层交错图形的每个中的至少一个牺牲层；
除去该第一和第二叠层交错图形的每个中的暴露的至少一个牺牲层，以在其半导体层之间形成间隙；以及
在该间隙中形成绝缘区。
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