CN101118909A - 非易失性存储器件及其制造方法 - Google Patents

非易失性存储器件及其制造方法 Download PDF

Info

Publication number
CN101118909A
CN101118909A CNA2007101044755A CN200710104475A CN101118909A CN 101118909 A CN101118909 A CN 101118909A CN A2007101044755 A CNA2007101044755 A CN A2007101044755A CN 200710104475 A CN200710104475 A CN 200710104475A CN 101118909 A CN101118909 A CN 101118909A
Authority
CN
China
Prior art keywords
layer
source
pattern
drain region
grid structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101044755A
Other languages
English (en)
Inventor
尹恩贞
李成泳
吕京奂
金旻相
金成玟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101118909A publication Critical patent/CN101118909A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种存储器件，该存储器件包括：第一有源区，在基底上；第一源/漏区和第二源/漏区，在基底上，第一源/漏区毗邻所述第一有源区的对应的第一侧壁，第二源/漏区毗邻所述第一有源区的对应的第二侧壁。第一栅结构设置在第一源/漏区和第二源/漏区之间的第一有源区上。第二有源区设置在位于第一源/漏区和第二源/漏区之间并毗邻第一源/漏区和第二源/漏区的第一栅结构上。第二栅结构设置在位于所述第一栅结构上面的第二有源区上。

Description

非易失性存储器件及其制造方法
本申请要求于2006年8月4日在韩国知识产权局提交的第2006-73731号韩国专利申请的权益，其公开通过引用完全包含于此。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地讲，涉及非易失性存储器件及其制造方法。
背景技术
浮动栅极场效应晶体管广泛应用于集成电路存储器件。通常的浮动栅极集成电路场效应晶体管包括：分隔开的源区和漏区；有源(沟道-支持)区，形成在源区和漏区之间；栅结构，包括沟道上的隧道氧化层、在隧道氧化层上的浮动栅(电荷捕获(charge trap))层、在浮动栅层上的电介质层和在电介质层上的控制栅极。
始终存在着增大可以在给定量的空间中提供的存储容量的驱使。因此，已经减小了存储单元的尺寸。此外，也已经采用了可以提高对晶片面积进行有效利用的单元架构(cell architecture)，例如可堆叠的单元架构。
发明内容
在本发明的一些实施例中，存储器件包括：第一有源区，在基底上；第一源/漏区和第二源/漏区，在所述基底上，所述第一源/漏区毗邻所述第一有源区中对应的第一侧壁，所述第二源/漏区毗邻所述第一有源区中对应的第二侧壁。第一栅结构，在所述第一源/漏区和所述第二源/漏区之间的第一有源区上。第二有源区，在位于所述第一源/漏区和所述第二源/漏区之间并毗邻所述第一源/漏区和所述第二源/漏区的第一栅结构上。第二栅结构，在所述第二有源区上，位于所述第一栅结构的上面。所述第一栅结构可包括：第一伸长的导电栅极；电介质层，环绕所述第一伸长的导电栅极区域；电荷捕获层，环绕所述电介质层和所述第一伸长的导电栅极；隧道氧化层，环绕所述电荷捕获层、所述电介质层和所述第一伸长的导电栅极。所述第二栅结构可包括：隧道氧化图案，在所述第二有源区上；电荷捕获图案，在所述隧道氧化图案上；电介质图案，在所述电荷捕获图案上；第二伸长的导电栅极，在所述电介质图案上，并基本上平行于所述第一伸长的导电栅极。
在另外的实施例中，所述第一源/漏区和所述第二源/漏区中的每个可包括：第一子区，设置成与所述第二栅结构相邻，并具有第一杂质浓度；第二子区，设置成与所述第一栅结构相邻，并具有第二杂质浓度。所述第一源/漏区和所述第二源/漏区可包括单晶半导体区。所述第一源/漏区和所述第二源/漏区可被分隔开的沟槽隔离区限制边界。
根据另外的实施例，所述第一栅结构和所述第二栅结构是基本平行的伸长的栅结构，其中，所述第一栅结构的一部分延伸超过所述第二栅结构的端部。所述存储器件还可包括：层间电介质(ILD)层，覆盖所述第二栅结构；导电布线结构，设置在所述层间电介质层上，并具有接触塞，所述接触塞穿过层间电介质层延伸，以接触所述第一栅结构中延伸超过所述第二栅结构的那部分。
在本发明的另外的实施例中，所述存储器件还可包括位于所述第一有源区下面的第三栅结构。所述第三栅结构可包括：电荷捕获结构，位于所述第一有源区的下面；掺杂的控制栅区，在所述基底中，位于所述电荷捕获结构的下面。所述电荷捕获结构可包括被隧道氧化层环绕的电荷捕获层。所述电荷捕获结构可位于在所述第一源/漏区和所述第二源/漏区之间的第一有源区的下面。在一些实施例中，所述电荷捕获结构延伸成位于所述第一源/漏区、所述第二源/漏区和所述第一有源区的下面。在另外的实施例中，所述第一源/漏区和所述第二源/漏区中的每个可包括：第一子区，与所述第二栅结构相邻，并具有第一杂质浓度；第二子区，与所述第一栅结构相邻，并具有第二杂质浓度；第三子区，与所述第三栅结构相邻，并具有第三杂质浓度。
在本发明的一些实施例中，一种存储器件包括：掺杂的控制栅区，在基底中；电荷捕获结构，在所述掺杂的控制栅区上。所述器件还包括：第一有源区，在所述电荷捕获结构上；第一源/漏区和第二源/漏区，在所述基底上，所述第一源/漏区毗邻所述第一有源区的第一侧壁，所述第二源/漏区毗邻所述第一有源区的第二侧壁；第一栅结构，在所述第一源/漏区和所述第二源/漏区之间的第一有源区上。所述器件还包括：第二有源区，在位于所述第一源/漏区和所述第二源/漏区之间并毗邻所述第一源/漏区和所述第二源/漏区的第一栅结构上；第二栅结构，位于所述第二有源区上，位于所述第一栅结构的上面。
本发明的一些实施例提供了一种构造存储单元的方法。形成层的堆叠，所述层的堆叠包括其间具有至少一个牺牲层的至少两个半导体层。形成分隔开的沟槽隔离区，各穿过所述层的堆叠延伸。将所述层的堆叠图案化，以形成图案的堆叠，所述图案的堆叠包括至少两个半导体图案、位于所述半导体图案之间的至少一个牺牲层、分隔开的第一凹陷和第二凹陷，其中，所述第一凹陷和所述第二凹陷设置在所述图案的堆叠的对应的面上，并被所述沟槽隔离区限制边界。在对应的所述第一凹陷中形成第一源/漏区，在对应的所述第二凹陷中形成第二源/漏区。去除所述图案的堆叠的对应的第三面和第四面上的沟槽隔离区的部分，以在其第一端和第二端暴露所述图案的堆叠中的牺牲图案。去除被暴露的牺牲图案，以形成所述图案的堆叠中的第一半导体图案和第二半导体图案之间的通道。在所述通道中形成第一栅结构。在所述第一半导体图案和所述第二半导体图案中的位于上面的那个半导体图案上，形成位于所述第一栅结构上面的第二栅结构。
在一些实施例中，形成层的堆叠包括：通过外延生长，交替地形成第一类型和第二类型的单晶半导体层。通过外延生长来交替地形成第一类型和第二类型的单晶半导体层的步骤包括：交替地形成单Si-Ge层和单Si层。
将所述层的堆叠图案化的步骤可包括：在所述层的堆叠上形成伸长的栅掩模区，所述栅掩模区横向于所述沟槽隔离区延伸；利用所述栅掩模区作为蚀刻掩模来蚀刻所述层的堆叠。所述栅掩模区可包括哑栅结构。
在另外一些实施例中，形成所述第一源/漏区和所述第二源/漏区的步骤可包括：通过外延生长，在对应的第一凹陷和第二凹陷中，形成对应的第一单晶半导体区和第二单晶半导体区。形成所述第一源/漏区和所述第二源/漏区的步骤包括：在所述第一源/漏区和所述第二源/漏区的每个中形成第一子区和第二子区，所述第一子区和所述第二子区与所述第一栅结构和所述第二栅结构中对应的那个栅结构相邻，所述第一子区具有第一杂质浓度，所述第二子区具有第二杂质浓度。可通过离子注入和/或原位掺杂来形成所述第一子区和所述第二子区。
去除沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分的步骤可包括：在所述栅掩模区的对应的面上形成对应的第一掩模区和第二掩模区，所述第一掩模区和所述第二掩模区覆盖第一源/漏区和第二源/漏区中的对应的源/漏区并与所述沟槽隔离区相邻；去除所述栅掩模区；利用所述第一掩模区和所述第二掩模区作为掩模进行蚀刻，以去除所述沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分。
在另外的实施例中，可以在所述第一半导体图案和所述第二半导体图案中的下面的那个半导体图案的下面形成第三栅结构。在所述基底中形成掺杂的控制栅区之后，形成层的堆叠，其中，形成的层的堆叠包括至少两个半导体层和至少两个牺牲层，所述至少两个牺牲层包括与所述掺杂的控制栅区最相邻的下牺牲层。将所述层的堆叠图案化以形成图案的堆叠的步骤可包括：将层的堆叠中的一些层图案化，以在所述下牺牲层上形成图案的堆叠，并位于所述掺杂的控制栅区的下面，所述图案的堆叠包括至少两个半导体图案和位于其间的至少一个牺牲图案，并在图案的堆叠的对应的面上形成分隔开的第一凹陷和第二凹陷，所述第一凹陷和所述第二凹陷被所述沟槽隔离区和下牺牲层限制边界。
在所述第一凹陷和所述凹陷中的对应的那个凹陷中形成第一源/漏和第二源/漏区的步骤可包括：形成在所述第一凹陷和所述第二凹陷中的对应的那个凹陷中并位于所述下牺牲层上的第一源/漏区和第二源/漏区。去除所述沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分，以在其第一端和第二端暴露图案的堆叠中的牺牲图案并暴露所述下牺牲层。去除所述暴露的牺牲图案，以形成在图案的堆叠中的第一半导体图案和第二半导体图案之间的通道的步骤可包括：去除所述暴露的牺牲图案和所述下牺牲层的部分，以形成第一通道和第二通道，其中，所述第一通道在所述图案的堆叠的第一半导体图案和第二半导体图案之间，所述第二通道在所述第一半导体图案和所述第二半导体图案中的下面的那个半导体图案和所述掺杂的控制栅区之间。形成第一栅结构的步骤可包括在所述第一通道中形成所述第一栅结构。所述方法还可包括在所述第二通道中形成电荷捕获结构。
附图说明
通过参照附图来详细描述本发明的示例性实施例，本发明的以上和其它特征和优点将变得更清楚，在附图中：
图1示出了根据本发明一些实施例的非易失性存储器件；
图2至图14示出了示出根据本发明一些实施例的形成图1中的存储器件的操作的构造产品；
图15和图16示出了根据本发明另外的实施例的非易失性存储器件；
图17至图22示出了示出根据本发明一些实施例的形成图15和图16中的存储器件的操作的构造产品；
图23示出了根据本发明一些实施例的非易失性存储器件；
图24至图27示出了示出根据本发明一些实施例的形成图23中的存储器件的操作的构造产品；
图28示出了根据本发明一些实施例的非易失性存储器件；
图29和图30示出了示出根据本发明一些实施例的形成图28中的存储器件的操作的构造产品。
具体实施方式
下文中，参照附图来更充分地描述本发明，在附图中示出了本发明的实施例。然而，本发明不应该被理解为限于这里阐述的实施例。相反，提供这些实施例，使得该公开将是彻底和完全的，并向本领域的技术人员充分地传达本发明的范围。在附图中，为了清晰起见，可夸大层和区域的厚度。相同的标号始终表示相同的元件。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任一和全部组合。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组。
应该理解的是，当元件或层被称作连接、结合到另一元件或层时，它可以直接连接、结合到另一元件或层，或者可以存在中间元件或层。相反，当元件被称作直接在另一元件或层上，或者直接连接、结合到另一元件或层时，不存在中间元件或层。
应该理解的是，虽然术语“第一”、“第二”等可在这里用来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
在这里参照是本发明的理想实施例的示意图的透视图来描述本发明的实施例。同样地，将预料到的是由例如制造技术和/或公差造成的示图的形状的变化。因此，本发明的实施例不应该被理解为限于这里描述的区域的特定形状，而是将包括例如由制造造成的形状的偏差。例如，示出或描述为矩形的蚀刻区将通常在其边缘处具有倒圆的或弯曲的特征。因此，附图中示出的区域本质上是示意性的，它们的形状不意在示出装置的区域的精确形状，并不意在限制本发明的范围。
除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)的含义与本发明所属领域的普通技术人员通常理解的含义相同。还应该理解的是，在通用字典里限定的术语应该被理解为其含义与相关领域的内容中它们的含义一致，除非在这里被特定地限定，否则不应该被理想化的或过度正式地理解。本领域的技术人员应该理解的是，提及的与另一特征相邻设置的特征或结构可具有与相邻特征叠置或在相邻特征下面的部分。
图1示出了根据本发明一些实施例的非易失性存储器件101。存储器件101包括基底100上的第一栅结构132和第二栅结构148。第一栅结构132是包括第一栅结构132的对应面上的源/漏子区150的垂直晶体管(verticaltransistor)的一部分。第二栅结构148是包括第二栅结构148的对应面上的源/漏子区150的平面晶体管(planar transistor)的一部分。在示出的实施例中，源/漏子区150、152是源/漏区154的部分，源/漏区154可以是被划分为源/漏子区150、152的连续的半导体区域。例如，源/漏区150、152可具有各自不同的杂质浓度，它们的杂质浓度取决于对应的垂直晶体管和平面晶体管所期望的特性。源/漏子区150、152被器件隔离区108限制边界。
第一有源(沟道-支持)区105在第一栅结构132的下面，而第二有源区104a位于第一栅结构132和第二栅结构148之间。如所示出的，第一有源区105可包括基底100的在源/漏区154之间突出的部分。应该理解的是，第一有源区105和第二有源区104a的一部分可以支持用于包括第一栅结构132和源/漏子区150的垂直晶体管的沟道，而第二有源区104a的一部分可以支持用于包括第二栅结构148和源/漏子区152的平面晶体管的沟道。
在所示出的实施例中，第一栅结构132具有多层结构，该多层结构包括环绕栅电极130的隧道氧化图案124、电子捕获图案126和电介质图案128。第二栅结构148包括位于电介质图案144、电荷捕获图案142和隧道氧化图案140上的栅极146。
图2示出了图1中示出的结构，其中，去除了第一栅结构132和第二栅结构148以及器件隔离区108。参照图1和图2，第一栅结构132形成在位于第一有源区105和第二有源区104a之间的通道(passage)120中，并延伸到器件隔离区108形成在其内的沟槽(trench)106。
图3至图14示出了用于形成图1中的存储器件101的操作。参照图3和图4，利用例如外延工艺(epitaxial process)，牺牲(sacrificial)层102形成在基底100上。牺牲层102可包含例如锗硅(SiGe)层。利用例如外延工艺，半导体层例如单晶硅层104形成在牺牲层102上。穿过牺牲层102和半导体层104形成沟槽106，在沟槽106内形成浅沟槽隔离(STI)区108a。参照图5和图6，利用例如化学气相沉积(CVD)、光刻蚀工艺，哑(dummy)栅结构110形成在硅层104和STI区108a上。通过利用哑栅结构110作为掩模进行蚀刻，形成第一有源区105、牺牲区102a和第二有源区104a。
参照图7和图8，利用例如外延工艺，半导体(例如硅)区114形成在第二有源区104a、牺牲层102a和第一有源区105的侧壁上。对应的掩模区116形成在半导体区114中的对应的半导体区上并延伸到STI区108a上。可以利用例如CVD和CMP工艺来形成掩模区。掩模区116可包含例如氮化硅。其中将要形成器件的源/漏区的半导体区114可以被原位(in situ)掺杂和/或被离子注入，以形成源/漏子区。
参照图9和图10，可以利用例如湿蚀刻工艺来去除哑栅结构110。STI区108a在掩模区116之间的部分也可以被去除，以形成STI区108a中的沟槽117。可以利用例如干蚀刻工艺来去除牺牲区102a。结果，在第一有源区105和第二有源区104a之间形成通道120，通道120与STI区108内的沟槽117连通。
如图11中所示，通过热氧化作用(thermal oxidation)，隧道氧化层124形成在通道120中。热氧化作用会同时地形成在掩模区116、第二有源区104a上和在STI区108a内的沟槽117中的氧化层124a。隧道氧化层124可具有大约50的厚度。利用例如CVD工艺，电荷捕获层126可形成在通道120中的隧道氧化层124上。与形成通道120中的电荷捕获层126同时地，电荷捕获层126a会形成在掩模区116和第二有源区104a上的和在STI区108a内的沟槽117中的氧化层124a上。电荷捕获层126、126a可包含例如厚度为大约200的氮化硅层。利用热氧化作用，电介质层128可形成在通道120中的电荷捕获层126上，并具有大约200的厚度，所述热氧化作用也形成在电荷捕获层126a和第二有源区104a上的和在STI区108a内的沟槽117中的电介质层128a。
参照图12，栅极130可形成在通道120中的第一电介质层128上。用于形成栅极130的工艺也形成电介质层128a和第二有源区104a上和在STI区108a内的沟槽117中的导电层130a。栅极130和导电层130a可包含例如多晶硅或金属。可以通过CVD工艺来形成栅极130和导电层130a。
参照图13，利用CMP工艺和/或回蚀刻(etch back)工艺，去除导电层130a、电介质层128a、电荷捕获层126a和隧道氧化层124a中位于掩模区116上和在STI区108a内的沟槽117中的部分。可以利用例如蚀刻工艺来去除掩模区116，以暴露半导体区114和第二有源区104a。利用例如CVD和CMP可在STI区108a内的沟槽117中填充绝缘材料，以形成沟槽117内的STI区108b，且第一STI区108a和第二STI区108b构成STI区108。
如图14中所示，第二栅结构148形成在第二有源区104a上。可通过顺序地形成隧道氧化层、电荷捕获层、电介质层和导电层，并将这些层图案化以形成隧道氧化图案140、电荷捕获图案142、电介质图案144和栅极图案146，来形成第二栅结构148。第二栅结构148可包含与第一栅结构132的材料成分类似的材料成分，或者可利用不同的材料和/或结构。例如，第二栅结构148可以是例如非浮动栅FET栅结构，而不是图14中示出的浮动栅结构。类似地，在另外的实施例中，第一栅结构132可以是非浮动栅FET结构。根据对图1的上述描述，省略对图14中示出的结构的进一步描述。
图15和图16分别是根据本发明另外实施例的非易失性存储器件201的平面图和透视图。平行的第一栅结构232设置在基底200上的第一有源区205和第二有源区204a之间的通道220中。每个第一栅结构232包括被电介质层228、电荷捕获层226和隧道氧化层224环绕的栅极230。各个接触塞(contactplug)256穿过层间电介质层254延伸，以将对应的栅极230连接到上面的布线图案258(wiring pattern)。接触塞256和布线图案258可以由例如导电金属形成。
各个第二栅结构248设置在对应的第二有源区204a上。每个第二栅结构248包括位于电介质图案244、电荷捕获图案242和隧道氧化图案240上的导电栅极246。如图15中所示，第二栅结构248基本平行于第一栅结构232延伸，并以交错的方式布置，使得第一栅极230比第二栅结构248长出至少接触塞256的长度。各个接触塞262穿过第一层间电介质层254和第二层间电介质层260延伸，以接触对应的栅极246。
各个半导体区214设置在对应的相邻的成对的第一栅结构之间，并被在第一栅结构232和第二栅结构248的横向方向上延伸的STI区208限制边界。STI区208包括第一部分208a和第二部分208b，第一部分208a和第二部分208b类似于以上参照图1-图14描述的STI区108的构造。按照上面参照图1-图14说明的类似的方式，将半导体区214构造为支持第一和第二源/漏子区250、252，其中，第一和第二源/漏子区250、252用于受对应的第一栅结构232和第二栅结构248控制的对应的垂直晶体管和平面晶体管。应该理解的是，源/漏子区250、252可具有对应的不同的杂质浓度，并可利用原位掺杂和/或离子注入形成。
图17至图22示出了形成根据本发明另外实施例的图15和图16中的非易失性存储器件的操作。参照图17，利用例如外延工艺，牺牲层202形成在基底200上。牺牲层202可包括例如SiGe层。利用例如外延工艺，单晶硅层204形成在牺牲层202上。分隔开的沟槽206形成在包括基底200、牺牲层202和单晶硅层204的结构中。各个STI区208a形成在沟槽206中。
如图18中所示，利用例如CVD工艺、光蚀刻工艺，哑栅结构210形成在硅层204和STI区208a上。通过利用哑栅结构作为蚀刻掩模来蚀刻，形成居间牺牲图案202a和第一有源区205、第二有源区204a。
参照图19，利用例如外延工艺，半导体(例如硅)区214与第一有源区205、牺牲区202a和第二有源区204a相邻地形成。可以在形成半导体区214的同时执行原位掺杂和/或可在随后的工艺中利用离子注入，以限定半导体区214中的源/漏子区。利用例如CVD和CMP工艺，硬(hard)掩模图案216形成在半导体区214和STI区208a上。硬掩模图案216可包含例如氮化硅。参照图20，可通过蚀刻工艺来去除STI区208a暴露在掩模图案216之间的部分，以在其中形成沟槽，沿用与以上参照图9和图10描述的方法(1ine)相似的方法，可去除牺牲图案202a以形成通道220，通道220与沟槽连通。
如图21中所示，利用以上参照图10至图13说明的方法的操作，可以形成第一栅结构232。通过热氧化作用，隧道氧化层224形成在通道220中，所述热氧化作用也导致在第二有源区204a上形成氧化层。隧道氧化层224可具有大约50的厚度。利用例如CVD工艺，电荷捕获层226形成在隧道氧化层224上。电荷捕获层226可以是例如厚度为大约200的氮化硅层。利用例如热氧化作用，电介质层228形成在电荷捕获层226上。电介质层228可具有大约200的厚度。栅极230形成在电介质层228上。
形成第二栅结构248的方式可以与以上参照图13说明的方式相似。可以去除在形成第一栅结构232的过程中形成在硬掩模区216和第二有源区204a上的那些层，STI区208b形成在STI区208a内的沟槽中。包括堆叠的隧道氧化图案240、电荷捕获图案242、电介质图案244和栅极246的第二栅结构248形成在有源区204a上。
参照图22，可以利用例如CVD和CMP来形成第一ILD层254。接触塞256形成在第一ILD层254内的开口中，且穿过开口延伸，以接触栅极230。布线图案258形成在第一ILD层254上。第二ILD层260形成在第一ILD层254上，覆盖布线图案258。可穿过第二ILD层260形成用于栅极248的另外的接触塞。
图23示出了根据本发明另外实施例的非易失性存储器件301。器件301与图1中的器件101类似，除了形成受另外的通道318中形成的控制栅结构331控制的第二平面晶体管之外。
具体地讲，参照图23，器件301包括形成在基底300中的掺杂的控制栅区302。电荷捕获结构331设置在掺杂的控制栅区302和第一有源区306a之间的通道318中，并包括被电荷捕获层328和隧道氧化层326环绕的电介质层330。第一栅结构339设置在第一有源区306a和第二有源区310a之间，其中，第一栅结构339包括被电介质层336、电荷捕获层334和隧道氧化层332环绕的栅极338。第二栅结构358位于第二有源区310a上，第二栅结构358包括设置在电介质图案354、电荷捕获图案352和隧道氧化图案350上的栅极356。
源/漏区316设置在第一有源区306a、第一栅结构339和第二有源区310a的对应的面上。这种布置提供了第一平面晶体管、垂直晶体管和第二平面晶体管，其中，第一平面晶体管包括源/漏子区324a和栅结构，其中，栅结构包括掺杂的控制栅区302和电荷捕获结构331，垂直晶体管包括源/漏子区324b和第一栅结构339，第二平面晶体管包括源/漏子区324c和第二栅结构358。源/漏区316被STI区312限制边界。
图24至图27示出了根据本发明一些实施例的形成器件301的操作。参照图24，利用例如离子注入，在基底300中形成掺杂的控制栅区302。利用例如外延工艺，在基底300上形成第一牺牲层304。第一牺牲层304可包含例如SiGe层。
利用例如外延工艺，在牺牲层304上形成第一单晶硅层306。利用例如外延工艺，在第一单晶硅层306上形成第二牺牲层308(例如SiGe层)。第二单晶硅层310形成在第二牺牲层308上。穿过堆叠的层形成沟槽，STI区312a形成在沟槽中。利用例如CVD、光蚀刻工艺，在第二硅层310和STI区312a上形成哑栅结构315。
参照图25，利用哑栅结构315作为蚀刻掩模，形成包括第一有源区306a、牺牲区和第二有源区310a的堆叠。利用例如外延工艺，半导体区316与有源区306a、310a相邻地形成。半导体区316可以被原位掺杂以在其中限定源/漏子区，和/或可以随后注入离子以在其中限定源/漏子区。利用例如CVD和CMP工艺，硬掩模图案314形成在半导体区316和STI区312a上。掩模区314可包含氮化硅。
去除有源区306a和310a之间的牺牲区以及牺牲层304在半导体区316之间的部分，以形成第一通道318和第二通道320。沿用如上说明的方法，蚀刻STI区312a在掩模图案314之间的部分，以形成STI区312a内的沟槽，该沟槽与通道318和320连通。
参照图26，通过热氧化作用，隧道氧化层326和332分别形成在通道318和320中。隧道氧化层326和332可具有大约50的厚度。热氧化工艺也会在第二有源区310a和掩模图案316上形成氧化层340。利用例如CVD工艺，在通道318中在隧道氧化层326上形成电荷捕获层328，在通道320中在隧道氧化层332上形成电荷捕获层334，其中，CVD工艺也会在氧化层340上形成电荷捕获材料层342。电荷捕获层328、334可以包含厚度为大约200的氮化硅层。利用热氧化工艺，电介质层330可形成在电荷捕获层328上，电介质层336可形成在电荷捕获层334上，其中，热氧化工艺也会在电荷捕获材料层342上形成电介质层344。电介质层330、336可具有大约200的厚度。
参照图27，在第二通道320中，栅极338形成在电介质层336上。用于栅极338的沉积工艺也会在电介质344层上形成导电层。沿用参照图13说明的方法，可去除这一导电层以及下面的层340、342、344和掩模图案314，填充在STI区3 12a内的最终的沟槽中形成的STI区，从而形成完整的STI区312。利用例如以上讨论的技术，第二栅结构358可以形成在第二有源区310a上，其中，第二栅结构358包括隧道氧化图案350、电荷捕获图案352、电介质图案354和栅极356。
图28示出了根据本发明另外实施例的非易失性存储器件401。器件401与图23中的器件301类似，除了器件401包括延伸到第一有源区404a和相邻的源/漏区414下面的电荷捕获结构436之外。器件401包括基底400，基底中包括掺杂的控制栅区402。电荷捕获结构436设置在基底400上并在通道420中，其中，通道420的中心基本上在控制栅区402的上方，电荷捕获结构436包括电介质层430、电荷捕获层432和隧道氧化层434。第一有源区404a设置在电荷捕获结构436上，位于控制栅区402的上面。第一栅结构448设置在第一有源区404a上并在通道422中，其中，第一栅结构448包括被电介质层444、电荷捕获层442和隧道氧化层440环绕的栅极446。第二有源区408a设置在第一栅结构448上。第二栅结构458设置在第二有源区408a上，其中，第二栅结构458包括设置在电介质图案454、电荷捕获图案452和隧道氧化图案450上的栅极456。源/漏区414设置在包括第一有源区404a、第一栅结构448和第二有源区408a的堆叠的对应的面上，并包括分别用于第一平面晶体管、垂直晶体管和第二平面晶体管的源/漏子区416a、416b和416c，其中，第一平面晶体管包括控制栅区402和电荷捕获结构436，垂直晶体管包括第一栅结构448，第二平面晶体管包括第二栅结构458。这些子区可以以与上述的方式相似的方式来形成。源/漏区414被STI区410限制边界。
参照图29，利用以上参照图23至图27说明的技术，形成掺杂的控制栅区402、有源区404a和408a、牺牲区402a和406a、半导体区414、STI区410a和哑栅结构412。去除牺牲区402a和406a来形成通道420和422。沿用以上说明的技术，电荷捕获区436和第一栅结构448可以形成在通道420和422中。STI区410和第二栅结构458可以如上所说明地构造。
本领域的技术人员应该清楚，在本发明中可以进行各种不同的更改和变化。因此，本发明意在覆盖落入权利要求及其等同物的范围内的本发明的更改和变化。

Claims (36)

1.一种存储器件，包括：
第一有源区，在基底上；
第一源/漏区和第二源/漏区，在所述基底上，所述第一源/漏区毗邻所述第一有源区中对应的第一侧壁，所述第二源/漏区毗邻所述第一有源区中对应的第二侧壁；
第一栅结构，在所述第一源/漏区和所述第二源/漏区之间的第一有源区上；
第二有源区，在位于所述第一源/漏区和所述第二源/漏区之间并毗邻所述第一源/漏区和所述第二源/漏区的第一栅结构上；
第二栅结构，在所述第二有源区上，位于所述第一栅结构的上面。
2.如权利要求1所述的存储器件，其中，所述第一栅结构包括：
第一伸长的导电栅极；
电介质层，环绕所述第一伸长的导电栅极的区域；
电荷捕获层，环绕所述电介质层和所述第一伸长的导电栅极；
隧道氧化层，环绕所述电荷捕获层、所述电介质层和所述第一伸长的导电栅极。
3.如权利要求2所述的存储器件，其中，所述第二栅结构包括：
隧道氧化图案，在所述第二有源区上；
电荷捕获图案，在所述隧道氧化图案上；
电介质图案，在所述电荷捕获图案上；
第二伸长的导电栅极，在所述电介质图案上，并基本上平行于所述第一伸长的导电栅极。
4.如权利要求1所述的存储器件，其中，所述第一源/漏区和所述第二源/漏区中的每个包括：
第一子区，设置成与所述第二栅结构相邻，并具有第一杂质浓度；
第二子区，设置成与所述第一栅结构相邻，并具有第二杂质浓度。
5.如权利要求1所述的存储器件，其中，所述第一源/漏区和所述第二源/漏区包括单晶半导体区。
6.如权利要求1所述的存储器件，其中，所述第一源/漏区和所述第二源/漏区被分隔开的沟槽隔离区限制边界。
7.如权利要求1所述的存储器件，其中，所述第一栅结构和所述第二栅结构是基本平行的伸长的栅结构，其中，所述第一栅结构的一部分延伸超过所述第二栅结构的端部，其中，所述存储器件还包括：
层间电介质层，覆盖所述第二栅结构；
导电布线结构，设置在所述层间电介质层上，并具有接触塞，所述接触塞穿过层间电介质层延伸，以接触所述第一栅结构中延伸超过所述第二栅结构的端部的那部分。
8.如权利要求1所述的存储器件，其中，所述第一有源区包括基底在所述第一源/漏区和所述第二源/漏区之间突出的部分。
9.如权利要求1所述的存储器件，还包括位于所述第一有源区下面的第三栅结构。
10.如权利要求9所述的存储器件，其中，所述第三栅结构包括：
电荷捕获结构，位于所述第一有源区的下面；
掺杂的控制栅区，在所述基底中，位于所述电荷捕获结构的下面。
11.如权利要求10所述的存储器件，其中，所述电荷捕获结构包括被隧道氧化层环绕的电荷捕获层。
12.如权利要求10所述的存储器件，其中，所述电荷捕获结构位于在所述第一源/漏区和所述第二源/漏区之间的第一有源区的下面。
13.如权利要求10所述的存储器件，其中，所述电荷捕获结构延伸成位于所述第一源/漏区、所述第二源/漏区和所述第一有源区的下面。
14.如权利要求10所述的存储器件，其中，所述第一源/漏区和所述第二源/漏区中的每个包括：
第一子区，与所述第二栅结构相邻，并具有第一杂质浓度；
第二子区，与所述第一栅结构相邻，并具有第二杂质浓度；
第三子区，与所述第三栅结构相邻，并具有第三杂质浓度。
15.一种存储器件，包括：
掺杂的控制栅区，在基底中；
电荷捕获结构，在所述掺杂的控制栅区上；
第一有源区，在所述电荷捕获结构上；
第一源/漏区和第二源/漏区，在所述基底上，所述第一源/漏区毗邻所述第一有源区的第一侧壁，所述第二源/漏区毗邻所述第一有源区的第二侧壁；
第一栅结构，在所述第一源/漏区和所述第二源/漏区之间的第一有源区上；
第二有源区，在位于所述第一源/漏区和所述第二源/漏区之间并毗邻所述第一源/漏区和所述第二源/漏区的第一栅结构上；
第二栅结构，位于所述第二有源区上，位于所述第一栅结构的上面。
16.如权利要求15所述的存储器件，其中，所述电荷捕获结构在所述第一源/漏区和所述第二源/漏区之间的所述第一有源区的下面延伸。
17.如权利要求15所述的存储器件，其中，所述电荷捕获结构延伸成位于所述第一源/漏区、所述第二源/漏区和所述第一有源区的下面。
18.一种构造存储单元的方法，所述方法包括：
形成层的堆叠，所述层的堆叠包括其间具有至少一个牺牲层的至少两个半导体层；
形成分隔开的沟槽隔离区，各穿过所述层的堆叠延伸；
将所述层的堆叠图案化，以形成图案的堆叠，所述图案的堆叠包括至少两个半导体图案、位于所述半导体图案之间的至少一个牺牲层、分隔开的第一凹陷和第二凹陷，其中，所述第一凹陷和所述第二凹陷设置在所述图案的堆叠的对应的面上，并被所述沟槽隔离区限制边界；
在对应的所述第一凹陷中形成第一源/漏区，在对应的所述第二凹陷中形成第二源/漏区；
去除沟槽隔离区的在所述图案的堆叠的对应的第三面和第四面上的部分，以在其第一端和第二端暴露所述图案的堆叠中的牺牲图案；
去除被暴露的牺牲图案，以形成所述图案的堆叠中的第一半导体图案和第二半导体图案之间的通道；
在所述通道中形成第一栅结构；
在所述第一半导体图案和所述第二半导体图案中的位于上面的那个半导体图案上，形成位于所述第一栅结构上面的第二栅结构。
19.如权利要求18所述的方法，其中，形成层的堆叠包括：通过外延生长，交替地形成第一类型和第二类型的单晶半导体层。
20.如权利要求19所述的方法，其中，通过外延生长来交替地形成第一类型和第二类型的单晶半导体层的步骤包括：交替地形成单Si-Ge层和Si层。
21.如权利要求18所述的方法，其中，将所述层的堆叠图案化的步骤包括：
在所述层的堆叠上形成伸长的栅掩模区，所述栅掩模区横向于所述沟槽隔离区延伸；
利用所述栅掩模区作为蚀刻掩模来蚀刻所述层的堆叠。
22.如权利要求21所述的方法，其中，所述栅掩模区包括哑栅结构。
23.如权利要求18所述的方法，其中，形成所述第一源/漏区和所述第二源/漏区的步骤包括：通过外延生长，在对应的第一凹陷和第二凹陷中，形成对应的第一单晶半导体区和第二单晶半导体区。
24.如权利要求18所述的方法，其中，形成所述第一源/漏区和所述第二源/漏区的步骤包括：在所述第一源/漏区和所述第二源/漏区的每个中形成第一子区和第二子区，所述第一子区和所述第二子区与所述第一栅结构和所述第二栅结构中对应的那个栅结构相邻，所述第一子区具有第一杂质浓度，所述第二子区具有第二杂质浓度。
25.如权利要求24所述的方法，其中，通过离子注入和/或原位掺杂来形成所述第一子区和所述第二子区。
26.如权利要求18所述的方法，其中，去除沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分的步骤包括：
在所述栅掩模区的对应的面上形成对应的第一掩模区和第二掩模区，所述第一掩模区和所述第二掩模区覆盖第一源/漏区和第二源/漏区中的对应的那个源/漏区并与所述沟槽隔离区的部分相邻；
去除所述栅掩模区；
利用所述第一掩模区和所述第二掩模区作为掩模进行蚀刻，以去除所述沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分，从而暴露所述图案的堆叠中的牺牲图案的对应的第一端和第二端。
27.如权利要求18所述的方法，其中，去除暴露的牺牲图案以形成所述图案的堆叠中的第一半导体图案和第二半导体图案之间的通道的步骤包括：将所暴露的牺牲图案湿蚀刻。
28.如权利要求18所述的方法，其中，在所述通道中形成第一栅结构的步骤包括：
在所述通道的壁上形成隧道氧化层；
在所述隧道氧化层上形成电荷捕获层；
在所述电荷捕获层上形成电介质层；
在所述电介质层上形成导电栅极层，且所述导电栅极层的厚度足以填充所述通道。
29.如权利要求18所述的方法，其中，在所述第一半导体图案和所述第二半导体图案中的在上面的那个半导体图案上，形成位于第一栅结构上面的第二栅结构的步骤包括：
去除所述导电栅极层、所述电介质层、所述电荷捕获层和所述隧道氧化层的部分，以通过所述沟槽隔离区中分隔开的凹陷，暴露所述第一掩模区和所述第二掩模区、所述第一半导体图案和所述第二半导体图案中的上面的那个半导体层以及第一栅结构；
在所述沟槽隔离区中的凹陷中形成回填的绝缘区；
在所述第一半导体图案和所述第二半导体图案中的上面的那个半导体图案和回填的绝缘区上，形成第二栅结构。
30.如权利要求29所述的方法，其中，在所述第一半导体图案和所述第二半导体图案中的上面的那个半导体图案和回填的绝缘区上，形成第二栅结构的步骤包括：
顺序地形成隧道氧化层、电荷捕获层、电介质层和导电栅极层；
将所述隧道氧化层、所述电荷捕获层、所述电介质层和所述导电栅极层图案化，以形成所述第二栅结构。
31.如权利要求18所述的方法，其中，在所述第一半导体图案和所述第二半导体图案中的上面的那个半导体图案上形成位于所述第一栅结构上面的第二栅结构的步骤包括：形成所述第二栅结构的方式为，所述第一栅结构的一部分延伸超过所述第二栅结构的端部，其中，所述方法还包括：
形成覆盖所述第二栅结构的层间电介质层；
形成导电布线结构，所述导电布线结构设置在层间电介质层上并具有接触塞，所述接触塞穿过所述层间电介质层延伸，以接触所述第一栅结构的延伸超过所述第二栅结构的端部的那部分。
32.如权利要求18所述的方法，还包括形成第三栅结构，所述第三栅结构位于所述第一半导体图案和所述第二半导体图案中的下面的那个半导体图案的下面。
33.如权利要求32所述的方法，
其中，在所述基底中形成掺杂的控制栅区之后，形成层的堆叠；
其中，形成的层的堆叠包括至少两个半导体层和至少两个牺牲层，所述两个牺牲层包括与所述掺杂的控制栅区最相邻的下牺牲层；
其中，将所述层的堆叠图案化以形成图案的堆叠的步骤包括：将层的堆叠中的一些层图案化，以形成在所述下牺牲层上并位于所述掺杂的控制栅区的上面的图案的堆叠，所述图案的堆叠包括至少两个半导体图案和位于其间的至少一个牺牲图案，并在图案的堆叠的对应的面上形成分隔开的第一凹陷和第二凹陷，所述第一凹陷和所述第二凹陷被所述沟槽隔离区和所述下牺牲层限制边界；
其中，在所述第一凹陷和所述第二凹陷中的对应的凹陷中形成第一源/漏和第二源/漏区的步骤包括：形成在所述第一凹陷和所述第二凹陷中的对应的凹陷中并在所述下牺牲层上的第一源/漏区和第二源/漏区；
其中，去除所述沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分，以在其第一端和第二端暴露图案的堆叠中的牺牲图案的步骤包括：去除所述沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分，以在其第一端和第二端暴露图案的堆叠中的牺牲图案并暴露所述下牺牲层；
其中，去除所述暴露的牺牲图案，以形成在图案的堆叠中的第一半导体图案和第二半导体图案之间的通道的步骤包括：去除所述暴露的牺牲图案和所述下牺牲层的部分，以形成第一通道和第二通道，其中，所述第一通道在所述图案的堆叠的第一半导体图案和第二半导体图案之间，所述第二通道在所述第一半导体图案和所述第二半导体图案中的下面的那个半导体图案和所述掺杂的控制栅区之间；
其中，形成第一栅结构的步骤包括在所述第一通道中形成所述第一栅结构；
其中，所述方法还包括在所述第二通道中形成电荷捕获结构。
34.如权利要求33所述的方法，其中在所述第一通道中形成第一栅结构和在所述第二通道中形成电荷捕获结构的步骤包括：
在所述第一通道和所述第二通道中形成隧道氧化层；
在所述第一通道和所述第二通道中的隧道氧化层上形成电荷捕获层；
在所述电荷捕获层上形成电介质层，所述电介质层的厚度足以填充所述第二通道；
在所述第一通道中的电荷捕获层上形成导电栅极层，所述导电栅极层的厚度足以填充所述第一通道。
35.如权利要求33所述的方法，其中，形成所述第一源/漏区和所述第二源/漏区的步骤包括：在所述第一源/漏区和所述第二源/漏区的每个中形成第一子区、第二子区和第三子区，所述第一子区、第二子区和第三子区与所述第二栅结构、所述第一栅结构和所述掺杂的控制栅区中的对应的一个相邻，所述第一子区具有第一杂质浓度，所述第二子区具有第二杂质浓度，所述第三子区具有第三杂质浓度。
36.一种构造存储单元的方法，所述方法包括：
在基底中形成掺杂的控制栅区；
在所述基底上形成层的堆叠，所述层的堆叠包括至少两个半导体层和至少两个牺牲层，所述至少两个牺牲层包括与所述掺杂的控制栅区最相邻的下牺牲层；
形成各穿过所述层的堆叠延伸的分隔开的沟槽隔离区；
将所述层的堆叠中的一些层图案化，以形成在所述下牺牲图案上并位于所述掺杂的控制栅区的上面的图案的堆叠，所述图案的堆叠包括至少两个半导体图案和位于其间的至少一个牺牲图案，并在图案的堆叠的对应的面上形成分隔开的第一凹陷和第二凹陷，所述第一凹陷和所述第二凹陷被所述沟槽隔离区和下牺牲层限制边界；
在所述第一凹陷和所述第二凹陷中的对应的凹陷中和所述下牺牲层上形成第一源/漏区和第二源/漏区；
去除所述沟槽隔离区在所述图案的堆叠的对应的第三面和第四面上的部分，以在其第一端和第二端部暴露图案的堆叠中的牺牲图案并暴露所述下牺牲层，
去除所述暴露的牺牲图案和所述下牺牲层的至少一部分，以形成第一通道和第二通道，所述第一通道在所述图案的堆叠中的第一半导体图案和第二半导体图案之间，所述第二通道在所述第一半导体图案和所述第二半导体图案中的下面的那个半导体图案和所述掺杂的控制栅区之间，
在所述第一通道中形成所述第一栅结构，
在所述第二通道中形成电荷捕获结构，
在所述第一半导体图案和所述第二半导体图案中的上面的那个半导体图案上形成位于所述第一栅结构上面的第二栅结构。
CNA2007101044755A 2006-08-04 2007-04-23 非易失性存储器件及其制造方法 Pending CN101118909A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020060073731A KR100801065B1 (ko) 2006-08-04 2006-08-04 비휘발성 메모리 장치 및 그 제조 방법
KR1020060073731 2006-08-04
US11/668,115 2007-01-29

Publications (1)

Publication Number Publication Date
CN101118909A true CN101118909A (zh) 2008-02-06

Family

ID=39054929

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101044755A Pending CN101118909A (zh) 2006-08-04 2007-04-23 非易失性存储器件及其制造方法

Country Status (3)

Country Link
US (2) US7943998B2 (zh)
KR (1) KR100801065B1 (zh)
CN (1) CN101118909A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106055725A (zh) * 2015-04-09 2016-10-26 三星电子株式会社 制造半导体装置的方法
USRE49545E1 (en) 2015-04-09 2023-06-06 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673016B1 (ko) * 2005-12-06 2007-01-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7838920B2 (en) * 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
US7910453B2 (en) * 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8796754B2 (en) * 2011-06-22 2014-08-05 Macronix International Co., Ltd. Multi level programmable memory structure with multiple charge storage structures and fabricating method thereof
KR20130104540A (ko) * 2012-03-14 2013-09-25 에스케이하이닉스 주식회사 반도체 메모리 소자의 제조방법
WO2018063330A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Plug & trench architectures for integrated circuits & methods of manufacture
US11978774B2 (en) * 2020-10-05 2024-05-07 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494168A (ja) * 1990-08-09 1992-03-26 Fujitsu Ltd 半導体装置とその製造方法
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor
JP4094168B2 (ja) * 1999-04-23 2008-06-04 東洋ゴム工業株式会社 空気入りラジアルタイヤ
US6429110B1 (en) * 2000-12-05 2002-08-06 Vanguard International Semiconductor Corporation MOSFET with both elevated source-drain and metal gate and fabricating method
US6432754B1 (en) * 2001-02-20 2002-08-13 International Business Machines Corporation Double SOI device with recess etch and epitaxy
JP2002299473A (ja) * 2001-03-29 2002-10-11 Fujitsu Ltd 半導体記憶装置及びその駆動方法
US6700163B2 (en) * 2001-12-07 2004-03-02 International Business Machines Corporation Selective silicide blocking
US6531733B1 (en) * 2001-12-17 2003-03-11 Windbond Electronics Corporation Structure of flash memory cell and method for manufacturing the same
WO2003085677A1 (fr) * 2002-04-05 2003-10-16 Renesas Technology Corp. Memoire non volatile
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
KR100598049B1 (ko) * 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
KR100640616B1 (ko) * 2004-12-21 2006-11-01 삼성전자주식회사 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106055725A (zh) * 2015-04-09 2016-10-26 三星电子株式会社 制造半导体装置的方法
US11043428B2 (en) 2015-04-09 2021-06-22 Samsung Electronics Co., Ltd. Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same
USRE49545E1 (en) 2015-04-09 2023-06-06 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell

Also Published As

Publication number Publication date
US20110189829A1 (en) 2011-08-04
US20080087941A1 (en) 2008-04-17
KR100801065B1 (ko) 2008-02-04
US7943998B2 (en) 2011-05-17

Similar Documents

Publication Publication Date Title
CN101118909A (zh) 非易失性存储器件及其制造方法
US7897463B2 (en) Methods of fabricating vertical twin-channel transistors
US7410871B2 (en) Split gate type flash memory device and method for manufacturing same
US7393748B2 (en) Method of fabricating a semiconductor memory device
US11088155B2 (en) Method for fabricating split-gate non-volatile memory
KR100574952B1 (ko) 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
US8088661B2 (en) Nonvolatile semiconductor memory with resistance elements and method of manufacturing the same
US20070268746A1 (en) Nonvolatile memory device performing 2-bit operation and method of manufacturing the same
US7897500B2 (en) Methods for forming silicide conductors using substrate masking
US7763931B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
KR20100133671A (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20040055705A (ko) 수직 전하 트래핑 메모리 셀을 구비한 반도체 메모리 및그 제조 방법
US8390075B2 (en) Semiconductor memory devices and methods of fabricating the same
JPH08204032A (ja) 半導体装置及びその製造方法
US9666588B2 (en) Damascene non-volatile memory cells and methods for forming the same
KR100889087B1 (ko) 반도체 메모리 디바이스 및 그 제조 방법
CN111326516B (zh) 非挥发性存储器结构及其制造方法
KR101010437B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US20140138761A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR100940644B1 (ko) 반도체 소자 및 그 제조방법
JP2011040616A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100654558B1 (ko) 플래시 메모리 소자의 플로팅 게이트 형성 방법
JPH11251560A (ja) 半導体記憶装置およびその製造方法
KR20010084622A (ko) 반도체장치의 비휘발성 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080206