JPH11251560A

JPH11251560A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH11251560A
Application number: JP10046661A
Authority: JP
Inventors: Tatsuo Yamazaki; 達生山崎
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】高電圧を扱う周辺回路部の素子分離を確実に
行なうことができかつ記憶保持能力の高い半導体記憶装
置およびその製造方法を提供する。【解決手段】レジスト５６および積層ゲート４６をマ
スクとしてシリコン酸化物に対する選択性の高いエッチ
ング（ＳＡＳエッチング）を行なう。メモリアレイ部の
フィールド酸化膜４４の膜厚を、周辺回路部のフィール
ド酸化膜よりも薄い膜厚であって、ＳＡＳエッチングに
際しフィールド酸化膜４４と同時にエッチングを受ける
サイドウォール５８が当該ＳＡＳエッチング終了時にお
いてＯＮＯ膜５２の側面を保護できる程度に残存するよ
うな膜厚にしている。したがって、高電圧を扱う周辺回
路部の素子分離を確実におこなうことができ、かつ、Ｓ
ＡＳエッチングの際にＯＮＯ膜５２の側面がダメージを
受けることはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関し、特に、半導体記憶装置を高
密度化するためのＳＡＳ（Self Aligned Source）技術
に関する。

【０００２】

【従来の技術】フラッシュＥＰＲＯＭなど不揮発性半導
体記憶装置のメモリアレイを高密度化するための方法と
して、ＳＡＳ技術が知られている。図１６Ａ〜図１７Ｂ
に基づいて、ＳＡＳ技術を用いたメモリアレイの製造方
法を説明する。まず、図１６Ａに示すように、半導体基
板２の上にＸ方向を長手方向とするストライプ状に、素
子分離のためのフィールド酸化膜４を形成する。

【０００３】つぎに、図１６Ｂに示すように、ストライ
プ状のフィールド酸化膜４に直交するストライプ状（Ｙ
方向を長手方向とするストライプ状）に、積層ゲート６
を形成する。積層ゲート６は、メモリセル（図１７Ｂの
メモリセルＭＣ参照）のチャネル形成領域ＣＨ上に、ゲ
ート酸化膜８、フローティングゲート１０、ＯＮＯ膜１
２、コントロールゲート１４をこの順に積層した構造を
備えている。

【０００４】積層ゲート６のうち、ゲート酸化膜８、フ
ローティングゲート１０およびＯＮＯ膜１２は、各メモ
リセルごとに独立しているが、コントロールゲート１４
は、同一列を構成するメモリセル（Ｙ方向に並んだ複数
のメモリセル）をつなぐように形成されている。

【０００５】つぎに、積層ゲート６およびフィールド酸
化膜４に対して自己整合的にドレインＤおよび、低濃度
ソースＬＳを形成する。ドレインＤおよび低濃度ソース
ＬＳは、それぞれ、行方向（Ｘ方向）に隣接する２つの
メモリセル間で共用される。

【０００６】つぎに、図１７Ａに示すように、ドレイン
Ｄを覆うようにレジスト１６を形成し、レジスト１６お
よび積層ゲート６をマスクとしてシリコン酸化物に対す
る選択性の高いエッチングをおこなう。このエッチング
をＳＡＳエッチングと呼ぶ。このＳＡＳエッチングによ
って、低濃度ソースＬＳ間にあったフィールド酸化膜４
が、選択的に除去される。

【０００７】この状態で、高濃度のヒ素（Ａs）をイオ
ン注入する。したがって、高濃度のヒ素は、行方向に隣
接するメモリセル間で共用されるソース形成領域と、当
該ソース形成領域を列方向につなぐ領域すなわち先程の
ＳＡＳエッチングによってフィールド酸化膜４が除去さ
れた領域とに注入される。

【０００８】この後、加熱することにより、図１７Ｂに
示すように、メモリセルの高濃度ソースＨＳをＹ方向に
連結した構造の拡散ソース配線１５が形成される。この
ようにして、積層ゲート６に対し自己整合的に、拡散ソ
ース配線１５を形成することができる。これが、ＳＡＳ
技術である。ＳＡＳ技術を用いることにより、半導体記
憶装置を高密度化することができる。

【０００９】しかし、上記のＳＡＳ技術には、次のよう
な問題点がある。図１８に拡大して示すように、ＳＡＳ
エッチングの際、メモリセルＭＣのゲート酸化膜８の端
部やソースＳの表面がある程度浸食されてしまう。

【００１０】これでは、メモリセルＭＣに対する書込み
や消去の際に重要な役割を果すゲートエッジ部１９の形
状や表面状態が不安定になっしまう。すなわち、メモリ
セルＭＣに対する書込みや消去に要する電圧や、当該電
圧の印加時間に大きなバラ付きを生ずる。

【００１１】このような問題を解決するために、図１９
Ａ〜図２０Ｂに示すような改良されたＳＡＳ技術が提案
されている（特開平７−３１２３９５）。図１９Ａ、図
２０Ａは、図１７Ａの断面１９Ａに対応する部分の断面
図であり、改良されたＳＡＳ技術にかかるものである。
図１９Ｂ、図２０Ｂは、図１７Ａの断面１９Ｂに対応す
る部分の断面図であり、改良されたＳＡＳ技術にかかる
ものである。

【００１２】改良されたＳＡＳ技術においては、積層ゲ
ート６を形成した後、ＳＡＳエッチングする前に、図１
９Ａおよび図１９Ｂに示すように、積層ゲート６の側面
にシリコン酸化物で構成されたサイドウォール１８を形
成する。

【００１３】その後、図２０Ａおよび図２０Ｂに示すよ
うに、ＳＡＳエッチングを行なう。サイドウォール１８
は、ＳＡＳエッチングに際してある程度浸食されるもの
の、図２０Ｂに示すように、ゲートエッジ部１９の近傍
は、ＳＡＳエッチング終了に至るまで、サイドウォール
１８によって保護される。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＳＡＳ技術にも、次のような問題点があっ
た。上記のように改良されたＳＡＳ技術を用いることに
よって、図２０Ｂに示すゲートエッジ部１９はＳＡＳエ
ッチングから保護されるものの、積層ゲート６を構成す
るＯＮＯ膜１２の側面はＳＡＳエッチングにさらされて
いる。

【００１５】このため、ＯＮＯ膜１２の側面がエッチン
グダメージを受け、メモリセルの電荷保持特性が劣化す
る。すなわち、フローティングゲート１０に保持すべき
電荷が、エッチングダメージを受けて絶縁性の低下した
ＯＮＯ膜１２の側面を介して、徐々にコントロールゲー
ト１４に逃げてしまう。つまり、メモリセルの記憶保持
能力が低下する。

【００１６】これを防止するために、図２０Ａに示すフ
ィールド酸化膜４の膜厚を薄くする方法が考えられる。
フィールド酸化膜４の膜厚を薄くすれば、ＳＡＳエッチ
ングの時間を短くすることができ、その結果、ＳＡＳエ
ッチング終了時において、図２０Ｂに示すサイドウォー
ル１８は、まだＯＮＯ膜１２の側面を覆っている状態と
なる。このようにすれば、ＯＮＯ膜１２の側面がＳＡＳ
エッチングにさらされることはない。

【００１７】しかし、メモリセルＭＣに対するデータの
書込みや消去には比較的高い電圧が用いられる。したが
って、フィールド酸化膜の厚さを薄くすると、特に高電
圧を扱う周辺回路部での素子分離が不十分となり、耐圧
が低下するおそれがある。

【００１８】一方、フィールド酸化膜４の膜厚を厚く保
ちつつ、ＯＮＯ膜１２の側面がＳＡＳエッチングにさら
されることを防止する技術も提案されている（特開平９
−８２９２４）。図２１Ａ、図２２Ａは、図１７Ａの断
面１９Ａに対応する部分の断面図であり、このようなＳ
ＡＳ技術にかかるものである。図２１Ｂ、図２２Ｂは、
図１７Ａの断面１９Ｂに対応する部分の断面図であり、
このようなＳＡＳ技術にかかるものである。

【００１９】このようなＳＡＳ技術においては、図２１
Ａおよび図２１Ｂに示すように、積層ゲート６の上に、
フィールド酸化膜４とほぼ同じ膜厚のキャップ材１７を
形成する。キャップ材１７はシリコン酸化物により構成
される。キャップ材１７を形成することにより、サイド
ウォール１８の高さを高くすることができる。

【００２０】その後、図２２Ａおよび図２２Ｂに示すよ
うに、ＳＡＳエッチングを行なう。ＳＡＳエッチング終
了時において、図２２Ｂに示すサイドウォール１８は、
ＯＮＯ膜１２の側面を覆っている状態となる。このよう
にすれば、フィールド酸化膜４の膜厚を薄くすることな
く、ＯＮＯ膜１２の側面をＳＡＳエッチングから守るこ
とができる。

【００２１】しかしながら、このような方法は、厚いフ
ィールド酸化膜４には不向きである。フィールド酸化膜
４の厚さが厚い場合には、キャップ材１７の厚さも厚く
する必要があるが、キャップ材１７の厚さをあまり厚く
すると、隣接する積層ゲート６の間隔との関係で、均一
にエッチングすることが困難になる。この場合、均一に
エッチングするためには、隣接する積層ゲート６の間隔
を大きくする必要がある。これでは、メモリアレイを高
密度化することはできない。

【００２２】図２１Ｂでは、説明の便宜上、積層ゲート
６およびキャップ材１７を積層した部分を矩形状に描い
ているが、実際にはエッチング加工の特性により、当該
積層した部分は下側が開いた台形状になっている。台形
側面の傾斜角度は、エッチング条件等の誤差に起因する
誤差を伴う。一方、設計上の寸法は台形の上底寸法（キ
ャップ材１７の上端面のＸ方向の長さ）で与えられるた
め、台形の高さが高いと、台形の下底寸法（積層ゲート
６の下端面のＸ方向の長さ）の誤差が大きくなる。すな
わち、キャップ材１７の厚さが厚いと、その分、キャッ
プ材１７を加工する際の寸法変換差が入りやすいという
問題も生ずる。

【００２３】また、図２２Ａおよび図２２Ｂに示すよう
に、キャップ材１７の厚さ分だけ、メモリアレイ部の高
さが高くなってしまう。さらに、キャップ材１７の厚さ
分だけ、メモリアレイ部の凹凸が大きくなる。このた
め、この上に形成される層間膜（図示せず）の表面の凹
凸が大きくなり、層間膜表面の平坦化が困難になる。し
たがって、層間膜の上に形成される配線層の凹凸も大き
くなるため加工が難しくなり、結果として高密度化を困
難にしている。

【００２４】また、仮に、ＳＯＧ（Spin On Glass）法
等を用いてうまく層間膜表面が平坦化できたとしても、
層間膜の厚さが厚くなるため、配線層と半導体基板２等
とを接続するためのコンタクトホール（図示せず）の深
さが深くなる。この結果、配線抵抗が大きくなり、メモ
リセルの動作速度が低下する。

【００２５】この発明は、このような問題点を解決し、
高電圧を扱う周辺回路部の素子分離を確実に行なうこと
ができかつ記憶保持能力の高い半導体記憶装置およびそ
の製造方法を提供することを目的とする。さらに、コン
パクトで動作速度の速い半導体記憶装置およびその製造
方法を提供することを目的とする。

【００２６】

【課題を解決するための手段、発明の作用および効果】
請求項１の半導体記憶装置の製造方法においては、第１
の素子分離用絶縁膜の膜厚を、第２の素子分離用絶縁膜
よりも薄い膜厚であって、選択エッチングに際し第１の
素子分離用絶縁膜と同時にエッチングを受ける側面保護
用絶縁膜が当該選択エッチング終了時において上部絶縁
膜を保護できる程度に残存するような膜厚にしたことを
特徴とする。

【００２７】したがって、高電圧を扱う周辺回路部の素
子分離を確実に行なうことができる程度に第２の素子分
離用絶縁膜の膜厚を厚くすることができる。同時に、側
面保護用絶縁膜が選択エッチング終了時において上部絶
縁膜を保護できる程度に残存するように第１の素子分離
用絶縁膜の膜厚を薄くすることができる。このため、選
択エッチングにおいて、上部絶縁膜の端面がダメージを
受けることはない。すなわち、高電圧を扱う周辺回路部
の素子分離を確実に行なうことができかつ記憶保持能力
の高い半導体記憶装置を得ることができる。

【００２８】また、第１の素子分離用絶縁膜の膜厚を薄
くしているので、当該絶縁膜の膜厚が厚い場合のように
積層ゲートの上にキャップ材を積み上げる必要がない。
したがって、絶縁ゲート間の距離を広げなくても均一な
エッチングを実現することができる。また、メモリアレ
イ部の表面の凹凸が小さくなるので、メモリアレイ部の
上に形成される層間膜上面の平坦化が容易になる。この
ため、層間膜上に形成される配線層の加工、および、細
密化が可能となる。さらに、層間膜上面の平坦化が容易
になる結果、層間膜の膜厚が薄くてすむ。したがって、
配線層と半導体領域等を接続するために層間膜に設けら
れるコンタクトホールの深さが浅くなり、配線抵抗が小
さくなる。すなわち、コンパクトで動作速度の速い半導
体記憶装置を得ることができる。

【００２９】請求項２の半導体記憶装置の製造方法にお
いては、第１の素子分離用絶縁膜のエッチングレートと
側面保護用絶縁膜のエッチングレートとが実質的に同一
になるように双方の絶縁膜の材料を設定し、側面保護用
絶縁膜を、積層ゲートの側面を実質的に上部導電体層の
上端まで覆うサイドウォール状に形成するとともに、第
１の素子分離用絶縁膜の膜厚を実質的に上部導電体層の
膜厚以下にしたことを特徴とする。

【００３０】したがって、第１の素子分離用絶縁膜およ
び側面保護用絶縁膜のエッチングレートとを実質的に同
一にすることによって、第１の素子分離用絶縁膜および
上部導電体層の膜厚の調整をするだけで、上部絶縁膜を
選択エッチングから保護することができる。すなわち、
記憶保持能力の高い半導体記憶装置を容易に得ることが
できる。

【００３１】請求項３の半導体記憶装置の製造方法にお
いては、絶縁膜を成長させる絶縁膜成長工程を設け、第
１の素子分離用絶縁膜を形成する工程および第２の素子
分離用絶縁膜を形成する工程において、当該絶縁膜成長
工程の一部を共用することを特徴とする。

【００３２】したがって、第１の素子分離用絶縁膜を形
成する工程および第２の素子分離用絶縁膜を形成する工
程において、それぞれ独立した絶縁膜成長工程を設ける
場合に比べ、工程数や製造時間を低減することができ
る。このため、半導体記憶装置の製造コストを低減する
ことができる。

【００３３】請求項４の半導体記憶装置の製造方法にお
いては、絶縁膜成長工程は、第１の絶縁膜成長工程と、
第１の絶縁膜成長工程の実施後に実施される第２の絶縁
膜成長工程とを備え、第１の絶縁膜成長工程ないし第２
の絶縁膜成長工程のうち実質的にいずれかひとつの絶縁
膜成長工程において絶縁膜を成長させることによって第
１の素子分離用絶縁膜を形成するとともに、第１の絶縁
膜成長工程および第２の絶縁膜成長工程を通して絶縁膜
を成長させることによって第２の素子分離用絶縁膜を形
成することを特徴とする。

【００３４】したがって、より少ない工程数および製造
時間で、第１の素子分離用絶縁膜および第２の素子分離
用絶縁膜を形成することが可能となる。すなわち、半導
体記憶装置の製造コストを、より低減することができ
る。

【００３５】請求項５の半導体記憶装置の製造方法にお
いては、絶縁膜成長工程は、成長抑制膜で被覆された部
分以外の部分において絶縁膜を成長させる工程であり、
第１の絶縁膜成長工程において、周辺回路部の素子形成
領域およびメモリアレイ部全体を成長抑制膜で被覆する
ことによって、周辺回路部の素子分離領域において絶縁
膜を成長させ、第２の絶縁膜成長工程において、周辺回
路部の素子形成領域およびメモリアレイ部の素子形成領
域を成長抑制膜で被覆することによって、メモリアレイ
部の素子分離領域において絶縁膜を成長させて第１の素
子分離用絶縁膜を形成するとともに、周辺回路部の素子
分離領域の絶縁膜をさらに成長させて第１の素子分離用
絶縁膜より厚い膜厚の第２の素子分離用絶縁膜を得るこ
とを特徴とする。

【００３６】したがって、第１の絶縁膜成長工程におい
て周辺回路部の素子形成領域およびメモリアレイ部全体
を覆うように形成した成長抑制膜のうち、メモリアレイ
部の素子分離領域を覆う成長抑制膜を除去するだけで、
第２の絶縁膜成長工程における成長抑制膜を得ることが
可能となる。このため、第１の絶縁膜成長工程後に新た
に成長抑制膜を生成することなく、第２の絶縁膜成長工
程を実施することができる。

【００３７】この結果、さらに少ない工程数および製造
時間で、第１の素子分離用絶縁膜および第２の素子分離
用絶縁膜を形成することが可能となる。すなわち、半導
体記憶装置の製造コストを、さらに低減することができ
る。

【００３８】請求項６の半導体記憶装置の製造方法にお
いては、半導体領域はシリコン半導体により構成され、
成長抑制膜はシリコン窒化膜であり、絶縁膜成長工程
は、半導体領域の上に熱酸化によってシリコン酸化膜を
成長させる工程であることを特徴とする。

【００３９】したがって、シリコン窒化膜に覆われたシ
リコン半導体が熱酸化されにくい性質を利用することに
よって、たとえばＬＯＣＯＳ（Local Oxidation of Sil
icon）法を用いて、容易に第１の素子分離用絶縁膜およ
び第２の素子分離用絶縁膜を形成することができる。

【００４０】請求項７の半導体記憶装置は、第１の素子
分離用絶縁膜の膜厚を、第２の素子分離用絶縁膜よりも
薄い膜厚にするとともに、積層ゲートの側面を実質的に
上部絶縁膜の上端まで覆う高さの側面保護用絶縁膜を設
けたことを特徴とする。

【００４１】つまり、第１の素子分離用絶縁膜の膜厚を
薄くすることで、第１の高濃度不純物領域を積層ゲート
に対して自己整合的に形成するための選択エッチングを
行なう場合に、側面保護用絶縁膜が選択エッチング終了
時において上部絶縁膜を保護できる程度に残存するよう
にしている。

【００４２】したがって、当該選択エッチングにおい
て、上部絶縁膜の端面がダメージを受けることはない。
一方、高電圧を扱う周辺回路部の素子分離を確実に行な
うことができる程度に第２の素子分離用絶縁膜の膜厚を
厚くすることができる。このため、高電圧を扱う周辺回
路部の素子分離を確実に行なうことができかつ記憶保持
能力の高い半導体記憶装置を得ることができる。

【００４３】また、第１の素子分離用絶縁膜の膜厚を薄
くしているので、選択エッチングの際、当該絶縁膜の膜
厚が厚い場合のように積層ゲートの上にキャップ材を積
み上げる必要がない。したがって、絶縁ゲート間の距離
を広げなくても均一なエッチングを実現することができ
る。また、メモリアレイ部の表面の凹凸が小さくなるの
で、メモリアレイ部の上に形成される層間膜上面の平坦
化が容易になる。このため、層間膜上に形成される配線
層の加工が容易となり、細密化が可能となる。さらに、
層間膜上面の平坦化が容易になる結果、層間膜の膜厚が
薄くてすむ。したがって、配線層と半導体領域等を接続
するために層間膜に設けられるコンタクトホールの深さ
が浅くなり、配線抵抗が小さくなる。すなわち、コンパ
クトで動作速度の速い半導体記憶装置を得ることができ
る。

【００４４】請求項８の半導体記憶装置においては、メ
モリセルの第１の高濃度不純物領域または第２の高濃度
不純物領域を覆うように、第２導電型の低濃度不純物領
域を設けたことを特徴とする。

【００４５】したがって、耐圧の大きいメモリセルを得
ることができる。すなわち、第１の素子分離用絶縁膜の
膜厚を厚くすることなく第２の素子分離用絶縁膜の膜厚
のみをさらに厚くすることで、さらに高電圧を扱う周辺
回路部の素子分離を確実に行なうことができかつ記憶保
持能力の高い半導体記憶装置を得ることができる。また
この場合にも、コンパクトで動作速度の速い半導体記憶
装置を得ることができる。

【００４６】なお、請求項において、「半導体基板に半
導体領域を設ける」とは、半導体基板に接して半導体領
域を形成する場合、半導体基板の上に形成した一層以上
の別の層の上に半導体領域を形成する場合、および、半
導体基板自体が半導体領域である場合を含む概念であ
る。

【００４７】

【発明の実施の形態】図１５に、この発明の一実施形態
による半導体記憶装置であるフラッシュＥＰＲＯＭのメ
モリアレイ部の平面構成を概念的に表わした図面を示
す。このフラッシュＥＰＲＯＭは、不揮発性の半導体記
憶装置であり、メモリアレイ部２６（図３Ａ参照）に
は、複数のメモリセルＭＣ（図１５において、破線で囲
んだ部分）が、直交する行列状に配置されている。な
お、メモリセルＭＣのＸ方向の並びを行、Ｙ方向の並び
を列と呼ぶ。

【００４８】図９に、メモリアレイ部２６の一部を表わ
す斜視図を示す。メモリセルＭＣは、Ｐ型（第１導電
型）の半導体基板２２（半導体領域）に設定されたチャ
ネル形成領域ＣＨと、チャネル形成領域ＣＨを挟んで配
置されたＮ型（第２導電型）のソースＳおよびドレイン
Ｄ（第２の高濃度不純物領域）と、チャネル形成領域Ｃ
Ｈの上に形成された積層ゲート４６を備えている。

【００４９】ソースＳは、Ｎ⁺型の高濃度ソースＨＳ
と、高濃度ソースＨＳを取り囲むように形成されたＮ^-
型の低濃度ソースＬＳ（低濃度不純物領域）とを備えて
いる。ドレインＤおよび低濃度ソースＬＳは、それぞ
れ、行方向（Ｘ方向）に隣接する２つのメモリセル間で
共用される。メモリセルの高濃度ソースＨＳは、列方向
（Ｙ方向）に連結され、拡散ソース配線５５（第１の高
濃度不純物領域）となっている。異なる行に属するメモ
リセルのドレインＤは、フィールド酸化膜４４（第１の
素子分離用絶縁膜）によって電気的に分離されている。

【００５０】また、積層ゲート４６は、ゲート酸化膜４
８（下部絶縁膜）、フローティングゲート５０（下部導
電体層）、ＯＮＯ膜５２（上部絶縁膜）、コントロール
ゲート５４（上部導電体層）をこの順に積層した構成を
備えている。積層ゲート４６のうち、ゲート酸化膜４
８、フローティングゲート５０およびＯＮＯ膜５２は、
各メモリセルごとに独立しているが、コントロールゲー
ト５４は、同一列を構成するメモリセル（Ｙ方向に並ん
だ複数のメモリセル）をつなぐように形成されている。
なお、図１５の右上がりのハッチング部（細線）がコン
トロールゲート５４を表わし、右下がりのハッチング部
（太線）がフローティングゲート５０を表わす。

【００５１】また、このフラッシュＥＰＲＯＭの製造工
程を説明するための図３Ａに示すように、メモリアレイ
部２６を取り囲むように周辺回路部２８が設けられてい
る。また、図３Ａの断面３Ｂを表わす図３Ｂに示すよう
に、周辺回路部２８の素子形成領域３０には、メモリセ
ルの周辺回路を構成するトランジスタ等の半導体素子
（図示せず）が配置される。周辺回路部２８の素子分離
領域３２には、当該半導体素子を電気的に分離するため
のフィールド酸化膜３８（第２の素子分離用絶縁膜）が
形成されている。

【００５２】また、図３Ｂに示すように、メモリアレイ
部２６の素子分離領域４２に形成されたフィールド酸化
膜４４の膜厚を、フィールド酸化膜３８よりも薄い膜厚
にしている。なお、メモリセルは、メモリアレイ部２６
の素子形成領域４０に形成される。

【００５３】図９に戻って、積層ゲート４６の側面に
は、サイドウォール５８が形成されている。ソースＳ側
のサイドウォール５８（側面保護用絶縁膜）は、後述す
るＳＡＳエッチングによりある程度除去されるものの、
ＯＮＯ膜５２の側面を覆う程度には残存している。

【００５４】つぎに、このフラッシュＥＰＲＯＭの製造
方法について説明する。図１Ａは、この発明の一実施形
態による半導体記憶装置であるフラッシュＥＰＲＯＭの
製造工程を説明するための、概念的な平面図である。図
１Ｂは、図１Ａの断面１Ｂを表わす断面図である。図２
Ａおよび図２Ｂならびに図３Ａおよび図３Ｂも、同様で
ある。また、図４〜図９は、当該フラッシュＥＰＲＯＭ
の製造工程を説明するための斜視図である。図１０Ａ〜
図１３Ｂは、各工程における主要部分の断面図である。

【００５５】フラッシュＥＰＲＯＭを製造するには、ま
ず、図１Ａおよび図１Ｂに示すように、フラッシュＥＰ
ＲＯＭの周辺回路部２８の素子分離領域３２に、ＬＯＣ
ＯＳ法を用いてフィールド酸化膜３２を成長させる。

【００５６】フィールド酸化膜３２を形成するには、ま
ず、Ｐ型の半導体基板２２を用意し、熱酸化を行なうこ
とにより、半導体基板２２の上面にパッド酸化膜２４を
形成する。つぎに、パッド酸化膜２４の上にシリコン窒
化物を堆積させた後、これをパタニングすることによ
り、シリコン窒化膜３４、３６を形成する。シリコン窒
化膜３４は、フラッシュＥＰＲＯＭのメモリアレイ部２
６全域を覆うように形成される。シリコン窒化膜３６
は、フラッシュＥＰＲＯＭのの周辺回路部２８の素子形
成領域３０のみを覆うように形成される。

【００５７】この状態から、水蒸気雰囲気中で加熱する
ことにより、シリコン窒化膜３４、３６に覆われていな
い部分にシリコン酸化膜を成長させる。このようにし
て、周辺回路部２８の素子分離領域３２に、選択的にフ
ィールド酸化膜３２を成長させるのである。これを、第
１のＬＯＣＯＳ工程（第１の絶縁膜成長工程）と呼ぶ。

【００５８】つぎに、図２Ａおよび図２Ｂに示すよう
に、レジスト４３を形成する。レジスト４３は、周辺回
路部２８のほぼ全域およびメモリアレイ部２６の素子形
成領域４０を覆うように形成される。すなわち、メモリ
アレイ部２６の素子分離領域４２が露出した状態となっ
ている。

【００５９】レジスト４３をマスクとしてエッチングを
行なうことにより、図３Ａに示すように、シリコン窒化
膜３４のうち、メモリアレイ部２６の素子分離領域４２
を覆っていた部分が除去される。すなわち、メモリアレ
イ部２６の素子分離領域４２の表面に、パッド酸化膜２
４（図１Ｂ参照）が露出することになる。なお、周辺回
路部２８の素子形成領域３０を覆っていたシリコン窒化
膜３６は、そのまま残されている。

【００６０】この状態から、再び、水蒸気雰囲気中で加
熱することにより、シリコン窒化膜３４、３６に覆われ
ていない部分のシリコン酸化膜を成長させる。これを、
第２のＬＯＣＯＳ工程（第２の絶縁膜成長工程）と呼
ぶ。第２のＬＯＣＯＳ工程によって、パッド酸化膜２４
の露出したメモリアレイ部２６の素子分離領域４２にフ
ィールド酸化膜４４が形成される。同時に、周辺回路部
２８のフィールド酸化膜３８がさらに成長して厚くな
る。

【００６１】このように、２回のＬＯＣＯＳ工程を実施
することによって、周辺回路部２８の素子分離領域３２
に厚い膜厚のフィールド酸化膜３８を形成するととも
に、メモリアレイ部２６の素子分離領域４２に薄い膜厚
のフィールド酸化膜４４を形成することができる。この
後、シリコン窒化膜３４、３６およびその下のパッド酸
化膜２４を除去する。

【００６２】このように、この実施形態においては、Ｌ
ＯＣＯＳ工程を設け、フィールド酸化膜４４を形成する
工程およびフィールド酸化膜３８を形成する工程におい
て、当該ＬＯＣＯＳ工程の一部を共用するようにしてい
る。

【００６３】したがって、フィールド酸化膜４４を形成
する工程およびフィールド酸化膜３８を形成する工程に
おいて、それぞれ独立したＬＯＣＯＳ工程を設ける場合
に比べ、工程数や製造時間を低減することができる。こ
のため、製造コストを低減することができる。

【００６４】また、第１のＬＯＣＯＳ工程と、第１のＬ
ＯＣＯＳ工程の実施後に実施される第２のＬＯＣＯＳ工
程とを設け、第２のＬＯＣＯＳ工程においてフィールド
酸化膜４４を形成するとともに、第１のＬＯＣＯＳ工程
および第２のＬＯＣＯＳ工程を通してシリコン酸化膜を
成長させることによってフィールド酸化膜３８を形成し
ている。

【００６５】したがって、より少ない工程数および製造
時間で、フィールド酸化膜４４およびフィールド酸化膜
３８を形成することが可能となる。すなわち、製造コス
トを、より低減することができる。

【００６６】また、この実施形態においては、第１のＬ
ＯＣＯＳ工程において、周辺回路部２８の素子形成領域
３０およびメモリアレイ部２６全体をシリコン窒化膜３
６、３４で被覆することによって、周辺回路部２８の素
子分離領域３２においてシリコン酸化膜を成長させ、第
２のＬＯＣＯＳ工程において、周辺回路部２８の素子形
成領域３０およびメモリアレイ部２６の素子形成領域４
０をシリコン窒化膜３６、３４で被覆することによっ
て、メモリアレイ部２６の素子分離領域４２においてシ
リコン酸化膜を成長させてフィールド酸化膜４４を形成
するとともに、周辺回路部２８の素子分離領域３２のシ
リコン酸化膜をさらに成長させて、フィールド酸化膜４
４より厚い膜厚のフィールド酸化膜３８を得るようにし
ている。

【００６７】したがって、第１のＬＯＣＯＳ工程におい
て周辺回路部２８の素子形成領域３０およびメモリアレ
イ部２６全体を覆うように形成したシリコン窒化膜３
６、３４のうち、メモリアレイ部２６の素子分離領域４
２を覆うシリコン窒化膜を除去するだけで、第２のＬＯ
ＣＯＳ工程におけるマスクを得ることが可能となる。こ
のため、第１のＬＯＣＯＳ工程後に新たにシリコン窒化
膜を生成することなく、第２のＬＯＣＯＳ工程を実施す
ることができる。

【００６８】この結果、さらに少ない工程数および製造
時間で、フィールド酸化膜４４およびフィールド酸化膜
３８を形成することが可能となる。すなわち、製造コス
トを、さらに低減することができる。

【００６９】この実施形態においては、メモリアレイ部
２６のフィールド酸化膜４４の膜厚を、コントロールゲ
ート５４（図９参照）とほぼ同一か、やや薄くなるよう
に設定している。このようにフィールド酸化膜４４を薄
くしたとしても、メモリセルＭＣ間の素子分離機能が損
われることはない。

【００７０】この理由はかならずしも定かではないが、
図１５に示すように、フィールド酸化膜４４のうち、Ｙ
方向に隣接する２つのドレインＤを結ぶ位置にある部分
の上にコントロールゲート５４が配置されていないため
と考えられる。つまり、メモリセルに対する書込み時や
消去時にコントロールゲート５４に高電圧が印加された
場合であっても、Ｙ方向に隣接する２つのドレインＤを
結ぶ位置に反転層が生ずることはないためと考えられ
る。

【００７１】一方、周辺回路部２８のフィールド酸化膜
３８の膜厚は、高電圧を扱うトランジスタ相互を電気的
に分離し得るような厚さに設定されている。

【００７２】なお、この実施形態においては、フィール
ド酸化膜４４の膜厚を２５００〜３０００オングストロ
ーム程度に設定するとともに、フィールド酸化膜３８の
膜厚を４０００〜５０００オングストローム程度に設定
している。

【００７３】図４は、このようにして形成された薄いフ
ィールド酸化膜４４を備えたメモリアレイ部２６を表わ
す斜視図である。上述のように、フィールド酸化膜４４
は、Ｘ方向を長手方向とするストライプ状に形成されて
いる。

【００７４】つぎに、図５に示すように、ストライプ状
のフィールド酸化膜４４に直交するストライプ状（Ｙ方
向を長手方向とするストライプ状）に、積層ゲート４６
を形成する。積層ゲート４６は、つぎのようにして形成
する。

【００７５】まず、半導体基板２２の露出した素子形成
領域４０（図４参照）の表面に、酸化膜４８となる熱酸
化膜を形成し、この上に、フローティングゲート５０と
なるポリシリコン層を、Ｘ方向を長手方向とするストラ
イプ状に形成する。このポリシリコン層を覆うように、
ＯＮＯ膜５２となるＯＮＯ層を形成する。つぎに、コン
トロールゲート５４となるポリシリコン層を堆積させ
る。最後に、このポリシリコン層および上述のＯＮＯ
層、Ｘ方向を長手方向とするストライプ状のポリシリコ
ン層、熱酸化膜をパタニングすることによって、積層ゲ
ート４６が形成される。

【００７６】つぎに、積層ゲート４６に対して自己整合
的に、Ｎ^-型の低濃度ソースＬＳおよびＮ⁺型のドレイン
Ｄを形成する。低濃度ソースＬＳを形成するために、ド
レインＤとなるべき領域をレジスト（図示せず）で覆っ
た後、低濃度ソースＬＳとなるべき領域に低濃度のリン
（Ｐ）を注入する。ドレインＤを形成するために、低濃
度ソースＬＳとなるべき領域をレジスト（図示せず）で
覆った後、ドレインＤとなるべき領域に高濃度のヒ素
（Ａs）を注入する。その後、アニール（加熱）工程を
経て、低濃度ソースＬＳおよびドレインＤが形成され
る。

【００７７】上述のように、低濃度ソースＬＳおよびド
レインＤおよびは、それぞれ、行方向（Ｘ方向）に隣接
する２つのメモリセル間で共用される。

【００７８】なお、低濃度ソースＬＳおよびドレインＤ
の形成工程と前後して、周辺回路部２８の素子形成領域
３０（図３Ａ、図３Ｂ参照）に形成されるべきＮチャン
ネル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴ（図
示せず）のＬＤＤ（LightlyDoped Drain）領域を形成し
ておく。

【００７９】つぎに、図６に示すように、積層ゲート４
６の側面にシリコン酸化物で構成されたサイドウォール
５８を形成する。サイドウォール５８は、ＣＶＤ（化学
的気相成長）法等を用いて、シリコン酸化物を堆積させ
た後、ＲＩＥ（反応性イオンエッチング）によりこれを
エッチバックすることにより形成する。

【００８０】図６における断面１０Ａを図１０Ａに示
す。また、図６における断面１０Ｂを図１０Ｂに示す。
図１０Ｂに示すように、サイドウォール５８は、積層ゲ
ート４６の側面全体を覆うように形成されている。すな
わち、サイドウォール５８の上端は、コントロールゲー
ト５４の上端に達している。

【００８１】なお、この工程において、上述の周辺回路
部２８の素子形成領域３０に形成されるべきＮチャンネ
ル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴのゲー
ト側面にも、同様にサイドウォールが形成される。

【００８２】つぎに、図７に示すように、ドレインＤお
よび、積層ゲート４６の一部を覆うように、Ｙ方向を長
手方向とするストライプ状に、レジスト５６を形成す
る。図７における断面１１Ａを図１１Ａに示す。また、
図７における断面１１Ｂを図１１Ｂに示す。

【００８３】つぎに、図８に示すように、レジスト５６
および積層ゲート４６をマスクとしてシリコン酸化物に
対する選択性の高いエッチング（ＳＡＳエッチング）を
行なう。図８における断面１２Ａを図１２Ａに示す。ま
た、図８における断面１２Ｂを図１２Ｂに示す。

【００８４】図１２Ａに示すように、ＳＡＳエッチング
によって、低濃度ソースＬＳ（図７参照）間にあったフ
ィールド酸化膜４４が、選択的に除去される。同時に、
露出したサイドウォール５８も、ＳＡＳエッチングによ
り浸食され、図１２Ｂのように、背が低くなる。しか
し、上述のようにフィールド酸化膜４４の膜厚をコント
ロールゲート５４の膜厚とほぼ同程度か、やや薄くなる
ように設定しているので、フィールド酸化膜４４の除去
が終了した時点で、ＯＮＯ膜５２の側面はサイドウォー
ル５８に覆われた状態になっている。もちろん、積層ゲ
ート４６のゲートエッジ部５９も、サイドウォール５８
に覆われた状態になっている。

【００８５】ＳＡＳエッチングが終了すると、つぎに、
レジスト５６および積層ゲート４６をマスクとして、高
濃度のヒ素（Ａs）をイオン注入する。イオン注入され
た部分を、図１２Ａおよび図１２Ｂの×印で示す。すな
わち、図８に示すように、高濃度のヒ素は、低濃度ソー
スＬＳと、当該低濃度ソースＬＳをＹ方向につなぐ領域
すなわち先程のＳＡＳエッチングによってフィールド酸
化膜４４が除去された領域とに注入される。

【００８６】この後、レジスト５６をはく離し、加熱す
ることにより、図９に示すように、メモリセルの高濃度
ソースＨＳが形成されるとともに、高濃度ソースＨＳを
Ｙ方向に連結した構造の拡散ソース配線５５が形成され
る。このようにして、積層ゲート４６に対し自己整合的
に、拡散ソース配線５５を形成することができる。図９
における断面１３Ａを図１３Ａに示す。また、図９にお
ける断面１３Ｂを図１３Ｂに示す。

【００８７】なお、拡散ソース配線５５の形成工程と前
後して、周辺回路部２８の素子形成領域３０（図３Ａ、
図３Ｂ参照）に形成されるべきＮチャンネル型ＭＯＳＦ
ＥＴのＮ⁺型のソース／ドレインやＰチャンネル型ＭＯ
ＳＦＥＴのＰ⁺型のソース／ドレインが形成される。

【００８８】最後に、図示しないが、層間膜形成工程、
コンタクト形成工程、アルミ配線工程、パッシベーショ
ン膜形成工程等を経て、フラッシュＥＰＲＯＭが製造さ
れる。

【００８９】このように、この実施形態においては、メ
モリアレイ部２６のフィールド酸化膜４４の膜厚を、周
辺回路部２８のフィールド酸化膜３８よりも薄い膜厚で
あって、ＳＡＳエッチングに際しフィールド酸化膜４４
と同時にエッチングを受けるサイドウォール５８が当該
ＳＡＳエッチング終了時においてＯＮＯ膜５２の側面を
保護できる程度に残存するような膜厚にしている。

【００９０】したがって、高電圧を扱う周辺回路部２８
の素子分離を確実に行なうことができる程度にフィール
ド酸化膜３８の膜厚を厚くすることができる。同時に、
サイドウォール５８がＳＡＳエッチング終了時において
ＯＮＯ膜５２の側面を保護できる程度に残存するように
フィールド酸化膜４４を薄くすることができる。このた
め、ＳＡＳエッチングにおいて、ＯＮＯ膜５２の側面が
ダメージを受けることはない。すなわち、高電圧を扱う
周辺回路部２８の素子分離を確実に行なうことができ、
かつ、記憶保持能力の高いフラッシュＥＰＲＯＭを得る
ことができる。

【００９１】また、フィールド酸化膜４４の膜厚を薄く
しているので、フィールド酸化膜の膜厚が厚い場合のよ
うに積層ゲートの上にキャップ材を積み上げる必要がな
い。したがって、絶縁ゲート４６間の距離を広げなくて
も均一なエッチングを実現することができる。また、メ
モリアレイ部２６の表面の凹凸が小さくなるので、メモ
リアレイ部２６の上に形成される層間膜上面の平坦化が
容易になる。このため、層間膜上に形成されるアルミ配
線の加工が容易となり、細密化が可能となる。さらに、
層間膜上面の平坦化が容易になる結果、層間膜の膜厚が
薄くてすむ。したがって、アルミ配線と半導体基板２２
等を接続するために層間膜に設けられるコンタクトホー
ルの深さが浅くなり、配線抵抗が小さくなる。すなわ
ち、コンパクトで動作速度の速いフラッシュＥＰＲＯＭ
を得ることができる。

【００９２】また、この実施形態においては、フィール
ド酸化膜４４およびサイドウォール５８を、いずれもシ
リコン酸化物を用いて形成している。ＳＡＳエッチング
における両者のエッチングレートは実質的に等しい。ま
た、サイドウォール５８を、積層ゲート４６の側面を実
質的にコントロールゲート５４の上端まで届く高さに形
成するとともに、フィールド酸化膜４４の膜厚を実質的
にコントロールゲート５４の膜厚とほぼ同等かやや薄い
程度に設定している。

【００９３】このように、フィールド酸化膜およびサイ
ドウォール５８のエッチングレートを実質的に同一にす
ることによって、フィールド酸化膜４４およびコントロ
ールゲート５４の膜厚の調整をするだけで、ＯＮＯ膜５
２をＳＡＳエッチングから保護することができる。すな
わち、記憶保持能力の高いフラッシュＥＰＲＯＭを、容
易に得ることができる。

【００９４】また、この実施形態においては、メモリセ
ルの高濃度ソースＨＳを覆うように、低濃度ソースＬＳ
を設けている。すなわち、耐圧の大きいメモリセルとな
っている。このような、耐圧の大きいメモリセルを用い
る場合、すなわち、かなり高電圧を扱う周辺回路部２８
が必要となる場合であっても、この発明を適用すれば、
フィールド酸化膜４４の膜厚を厚くすることなくフィー
ルド酸化膜３８の膜厚のみをさらに厚くすることが可能
となる。

【００９５】このようにすれば、周辺回路部２８におけ
る素子分離を確実に行なうことができ、かつ、記憶保持
能力の高いフラッシュＥＰＲＯＭを得ることができる。
またこの場合にも、コンパクトで動作速度の速いフラッ
シュＥＰＲＯＭを得ることができる。

【００９６】なお、上述の実施形態においては、メモリ
セルの第１の高濃度不純物領域を覆うように低濃度不純
物領域を設けた半導体記憶装置を例に説明したが、この
発明はこれに限定されるものではない。たとえば、第２
の高濃度不純物領域を覆うように低濃度不純物領域を設
けた半導体記憶装置や、第１の高濃度不純物領域および
第２の高濃度不純物領域を覆うように低濃度不純物領域
を設けた半導体記憶装置にも、この発明を適用すること
ができる。さらに、このような低濃度不純物領域を設け
ない半導体記憶装置にも、この発明を適用することがで
きる。

【００９７】また、上述の実施形態においては、第１の
絶縁膜成長工程において、周辺回路部の素子分離領域に
おいて絶縁膜を成長させ、第２の絶縁膜成長工程におい
て、メモリアレイ部の素子分離領域において絶縁膜を成
長させて第１の素子分離用絶縁膜を形成するとともに、
周辺回路部の素子分離領域の絶縁膜をさらに成長させて
第１の素子分離用絶縁膜より厚い膜厚の第２の素子分離
用絶縁膜を得るよう構成したが、この発明はこれに限定
されるものではない。

【００９８】たとえば、第１の絶縁膜成長工程におい
て、メモリアレイ部の素子分離領域において絶縁膜を成
長させて第１の素子分離用絶縁膜を形成させるとともに
周辺回路部の素子分離領域において絶縁膜を成長させ、
第２の絶縁膜成長工程において、周辺回路部の素子分離
領域の絶縁膜をさらに成長させて第１の素子分離用絶縁
膜より厚い膜厚の第２の素子分離用絶縁膜を得るよう構
成することもできる。

【００９９】また、上述の実施形態においては、成長抑
制膜としてシリコン窒化膜を用いた例を説明したが、成
長抑制膜はシリコン窒化膜に限定されるものではない。
また、絶縁膜成長工程として、成長抑制膜で被覆された
部分以外の部分において絶縁膜を成長させる工程を例に
説明したが、この発明はこれに限定されるものではな
い。たとえば、絶縁膜成長工程として、成長促進膜で被
覆された部分において絶縁膜を成長させるような工程を
用いてもよい。

【０１００】また、上述の実施形態においては、絶縁膜
成長工程として、第１の絶縁膜成長工程および第２の絶
縁膜成長工程の２つの絶縁膜成長工程を設けた場合を例
に説明したが、３つ以上の絶縁膜成長工程を設けるよう
構成することもできる。

【０１０１】また、上述の実施形態においては、第１の
素子分離用絶縁膜を形成する工程および第２の素子分離
用絶縁膜を形成する工程において、絶縁膜成長工程の一
部を共用するよう構成したが、第１の素子分離用絶縁膜
を形成する工程および第２の素子分離用絶縁膜を形成す
る工程において、それぞれ独立した絶縁膜成長工程を設
けるよう構成することもできる。

【０１０２】また、上述の実施形態においては、第１の
素子分離用絶縁膜のエッチングレートと側面保護用絶縁
膜のエッチングレートとが実質的に同一になるように双
方の絶縁膜の材料を設定したが、この発明はこれに限定
されるものではない。たとえば、側面保護用絶縁膜のエ
ッチングレートが第１の素子分離用絶縁膜のエッチング
レートがよりも小さくなるよう設定することもできる。

【０１０３】このように設定すれば、側面保護用絶縁膜
を積層ゲートの側面を実質的に上部導電体層の上端まで
覆うサイドウォール状に形成する場合、第１の素子分離
用絶縁膜の膜厚が上部導電体層の膜厚以上であっても、
上部絶縁膜を選択エッチングから保護することが可能と
なる。したがって、素子分離能力のより高い第１の素子
分離用絶縁膜を得ることができる。

【０１０４】また、上述の実施形態においては、上部絶
縁膜としてＯＮＯ膜を例に説明したが、上部絶縁膜はＯ
ＮＯ膜に限定されるものではない。たとえば、単層のシ
リコン酸化膜により構成される上部絶縁膜等、要は、選
択エッチングによりダメージを受けるおそれのある上部
絶縁膜に適用される。

【０１０５】なお、上述の実施形態においては、半導体
記憶装置としてフラッシュＥＰＲＯＭを例に説明した
が、この発明はフラッシュＥＰＲＯＭに限定されるもの
ではない。

【図面の簡単な説明】

【図１】図１Ａは、この発明の一実施形態による半導体
記憶装置であるフラッシュＥＰＲＯＭの製造工程を説明
するための概念的な平面図である。図１Ｂは、図１Ａの
断面１Ｂを表わす断面図である。

【図２】図２Ａは、この発明の一実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するための概念的な平
面図である。図２Ｂは、図２Ａの断面２Ｂを表わす断面
図である。

【図３】図３Ａは、この発明の一実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するための概念的な平
面図である。図３Ｂは、図３Ａの断面３Ｂを表わす断面
図である。

【図４】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図５】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図６】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図７】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図８】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図９】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図１０】図１０Ａは、図６における断面１０Ａを表わ
す図面である。図１０Ｂは、図６における断面１０Ｂを
表わす図面である。

【図１１】図１１Ａは、図７における断面１１Ａを表わ
す図面である。図１１Ｂは、図７における断面１１Ｂを
表わす図面である。

【図１２】図１２Ａは、図８における断面１２Ａを表わ
す図面である。図１２Ｂは、図８における断面１２Ｂを
表わす図面である。

【図１３】図１３Ａは、図９における断面１３Ａを表わ
す図面である。図１３Ｂは、図９における断面１３Ｂを
表わす図面である。

【図１４】図７の状態におけるメモリアレイ部の平面構
成を概念的に表わした図面である。

【図１５】この発明の一実施形態によるフラッシュＥＰ
ＲＯＭのメモリアレイ部の平面構成を概念的に表わした
図面である。

【図１６】図１６Ａおよび図１６Ｂは、従来のＳＡＳ技
術を用いたメモリアレイの製造方法を説明するための斜
視図である。

【図１７】図１７Ａおよび図１７Ｂは、従来のＳＡＳ技
術を用いたメモリアレイの製造方法を説明するための斜
視図である。

【図１８】従来のＳＡＳ技術を用いたメモリアレイの製
造方法におけるメモリセルＭＣ部分の断面を示す図面で
ある。

【図１９】図１９Ａは、図１７Ａの断面１９Ａに対応す
る部分の断面図であり、従来の他のＳＡＳ技術にかかる
ものである。図１９Ｂは、図１７Ａの断面１９Ｂに対応
する部分の断面図であり、従来の他のＳＡＳ技術にかか
るものである。

【図２０】図２０Ａは、図１７Ａの断面１９Ａに対応す
る部分の断面図であり、従来の他のＳＡＳ技術にかかる
ものである。図２０Ｂは、図１７Ａの断面１９Ｂに対応
する部分の断面図であり、従来の他のＳＡＳ技術にかか
るものである。

【図２１】図２１Ａは、図１７Ａの断面１９Ａに対応す
る部分の断面図であり、従来のさらに他のＳＡＳ技術に
かかるものである。図２１Ｂは、図１７Ａの断面１９Ｂ
に対応する部分の断面図であり、従来のさらに他のＳＡ
Ｓ技術にかかるものである。

【図２２】図２２Ａは、図１７Ａの断面１９Ａに対応す
る部分の断面図であり、従来のさらに他のＳＡＳ技術に
かかるものである。図２２Ｂは、図１７Ａの断面１９Ｂ
に対応する部分の断面図であり、従来のさらに他のＳＡ
Ｓ技術にかかるものである。

【符号の説明】

４４・・・・・・フィールド酸化膜４６・・・・・・積層ゲート５２・・・・・・ＯＮＯ膜５６・・・・・・レジスト５８・・・・・・サイドウォール

Claims

【特許請求の範囲】

【請求項１】下記の（Ａ）ないし（Ｃ）、（Ａ）半導体
基板に設けられた半導体領域に設定された第１導電型の
チャネル形成領域、（Ｂ）チャネル形成領域を挟んで配
置された第２導電型の第１の高濃度不純物領域および第
２の高濃度不純物領域、（Ｃ）チャネル形成領域の上に
形成された下記の(c1)ないし(c4)を有する積層ゲート、
(c1)チャネル形成領域の上に形成された下部絶縁膜、(c
2)下部絶縁膜の上に形成された下部導電体層、(c3)下部
導電体層の上に形成された上部絶縁膜、(c4)上部絶縁膜
の上に形成された上部導電体層、を持つ複数のメモリセ
ル、を行列配置したメモリアレイ部であって、同一列に
属するメモリセルの上部導電体層は連続的に形成され、
隣接する２つの列に属するメモリセルの第１の高濃度不
純物領域は連続的に形成され、異なる行に属するメモリ
セルの第２の高濃度不純物領域を電気的に分離する第１
の素子分離用絶縁膜を備えたメモリアレイ部と、メモリセルの周辺回路を構成する半導体素子が配置され
る周辺回路部であって、当該半導体素子を電気的に分離
する第２の素子分離用絶縁膜を備えた周辺回路部とを備
えた半導体記憶装置、を製造する方法であって、半導体領域の上に、メモリセルの行方向にストライプ状
に第１の素子分離用絶縁膜を形成し、半導体領域およびストライプ状の第１の素子分離用絶縁
膜の上に、メモリセルの列方向にストライプ状に積層ゲ
ートを形成し、積層ゲートの側面を覆う側面保護用絶縁膜を形成し、選択エッチングによって、積層ゲートに対して自己整合
的に第１の素子分離用絶縁膜を除去し、第１の素子分離用絶縁膜の除去された半導体領域を含む
半導体領域に、積層ゲートに対して自己整合的に第１の
高濃度不純物領域を形成する半導体記憶装置の製造方法
において、第１の素子分離用絶縁膜の膜厚を、第２の素子分離用絶
縁膜よりも薄い膜厚であって、前記選択エッチングに際
し第１の素子分離用絶縁膜と同時にエッチングを受ける
側面保護用絶縁膜が当該選択エッチング終了時において
上部絶縁膜を保護できる程度に残存するような膜厚にし
たことを特徴とする半導体記憶装置の製造方法。
【請求項２】請求項１の半導体記憶装置の製造方法にお
いて、前記第１の素子分離用絶縁膜のエッチングレートと前記
側面保護用絶縁膜のエッチングレートとが実質的に同一
になるように双方の絶縁膜の材料を設定し、側面保護用絶縁膜を、前記積層ゲートの側面を実質的に
前記上部導電体層の上端まで覆うサイドウォール状に形
成するとともに、第１の素子分離用絶縁膜の膜厚を実質
的に上部導電体層の膜厚以下にしたことを特徴とするも
の。
【請求項３】請求項１ないし請求項２のいずれかの半導
体記憶装置の製造方法において、絶縁膜を成長させる絶縁膜成長工程を設け、前記第１の素子分離用絶縁膜を形成する工程および第２
の素子分離用絶縁膜を形成する工程において、当該絶縁
膜成長工程の一部を共用することを特徴とするもの。
【請求項４】請求項３の半導体記憶装置の製造方法にお
いて、前記絶縁膜成長工程は、第１の絶縁膜成長工程と、第１
の絶縁膜成長工程の実施後に実施される第２の絶縁膜成
長工程とを備え、第１の絶縁膜成長工程ないし第２の絶縁膜成長工程のう
ち実質的にいずれかひとつの絶縁膜成長工程において絶
縁膜を成長させることによって前記第１の素子分離用絶
縁膜を形成するとともに、第１の絶縁膜成長工程および第２の絶縁膜成長工程を通
して絶縁膜を成長させることによって前記第２の素子分
離用絶縁膜を形成することを特徴とするもの。
【請求項５】請求項４の半導体記憶装置の製造方法にお
いて、前記絶縁膜成長工程は、成長抑制膜で被覆された部分以
外の部分において絶縁膜を成長させる工程であり、第１の絶縁膜成長工程において、前記周辺回路部の素子
形成領域および前記メモリアレイ部全体を成長抑制膜で
被覆することによって、周辺回路部の素子分離領域にお
いて絶縁膜を成長させ、第２の絶縁膜成長工程において、周辺回路部の素子形成
領域およびメモリアレイ部の素子形成領域を成長抑制膜
で被覆することによって、メモリアレイ部の素子分離領
域において絶縁膜を成長させて前記第１の素子分離用絶
縁膜を形成するとともに、周辺回路部の素子分離領域の
絶縁膜をさらに成長させて第１の素子分離用絶縁膜より
厚い膜厚の前記第２の素子分離用絶縁膜を得ること、を特徴とするもの。
【請求項６】請求項５の半導体記憶装置の製造方法にお
いて、前記半導体領域は、シリコン半導体により構成され、前記成長抑制膜は、シリコン窒化膜であり、前記絶縁膜成長工程は、半導体領域の上に熱酸化によっ
てシリコン酸化膜を成長させる工程であること、を特徴とするもの。
【請求項７】下記の（Ａ）ないし（Ｃ）、（Ａ）半導体基板に設けられた半導体領域に設定された
第１導電型のチャネル形成領域、（Ｂ）チャネル形成領
域を挟んで配置された第２導電型の第１の高濃度不純物
領域および第２の高濃度不純物領域、（Ｃ）チャネル形
成領域の上に形成された下記の(c1)ないし(c4)を有する
積層ゲート、(c1)チャネル形成領域の上に形成された下
部絶縁膜、(c2)下部絶縁膜の上に形成された下部導電体
層、(c3)下部導電体層の上に形成された上部絶縁膜、(c
4)上部絶縁膜の上に形成された上部導電体層、を持つ複
数のメモリセル、を行列配置したメモリアレイ部であっ
て、同一列に属するメモリセルの上部導電体層は連続的
に形成され、隣接する２つの列に属するメモリセルの第
１の高濃度不純物領域は連続的にかつ積層ゲートに対し
て自己整合的に形成され、異なる行に属するメモリセル
の第２の高濃度不純物領域を電気的に分離する第１の素
子分離用絶縁膜を備えたメモリアレイ部と、メモリセルの周辺回路を構成する半導体素子が配置され
る周辺回路部であって、当該半導体素子を電気的に分離
する第２の素子分離用絶縁膜を備えた周辺回路部とを備
えた半導体記憶装置において、第１の素子分離用絶縁膜の膜厚を、第２の素子分離用絶
縁膜よりも薄い膜厚にするとともに、積層ゲートの側面
を実質的に上部絶縁膜の上端まで覆う高さの側面保護用
絶縁膜を設けたこと、を特徴とする半導体記憶装置。
【請求項８】請求項７の半導体記憶装置において、前記メモリセルの第１の高濃度不純物領域または第２の
高濃度不純物領域を覆うように、第２導電型の低濃度不
純物領域を設けたことを特徴とするもの。