KR100541678B1 - 금속 배선의 형성 방법 - Google Patents

금속 배선의 형성 방법 Download PDF

Info

Publication number
KR100541678B1
KR100541678B1 KR1020030043860A KR20030043860A KR100541678B1 KR 100541678 B1 KR100541678 B1 KR 100541678B1 KR 1020030043860 A KR1020030043860 A KR 1020030043860A KR 20030043860 A KR20030043860 A KR 20030043860A KR 100541678 B1 KR100541678 B1 KR 100541678B1
Authority
KR
South Korea
Prior art keywords
film
metal wiring
contact
metal
forming
Prior art date
Application number
KR1020030043860A
Other languages
English (en)
Other versions
KR20050002481A (ko
Inventor
김태경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030043860A priority Critical patent/KR100541678B1/ko
Priority to US10/730,197 priority patent/US6921717B2/en
Priority to TW092134334A priority patent/TWI234171B/zh
Publication of KR20050002481A publication Critical patent/KR20050002481A/ko
Application granted granted Critical
Publication of KR100541678B1 publication Critical patent/KR100541678B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76823—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. transforming an insulating layer into a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 금속 배선의 형성 방법에 대해 개시한다. 개시된 본 발명에 따른 금속 배선의 형성방법은, 하부 금속배선이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상기 상기 하부 금속배선의 소정 부위를 노출시키는 콘택을 가진 폴리머성 유전막 및 옥사이드막을 차례로 형성하는 단계; 상기 구조에 대해 세정가스로서 Ar가스, F기 및 N기를 포함한 가스를 이용하는 리모우트 플라즈마 방식을 이용한 건식 세정 공정을 진행해서 상기 콘택에 의해 노출된 하부 금속배선 표면에 형성된 금속 옥사이드막을 제거함과 동시에 상기 폴리머성 유전막의 측면에 보호막을 형성하는 단계; 및 상기 콘택 구조에 상부 금속배선용 금속막을 매립시키는 단계;를 포함한 것을 특징으로 한다.

Description

금속 배선의 형성 방법{method for manufacturing metal line}
도 1a 내지 도 1c는 종래 기술에 따른 금속 배선의 형성 방법을 설명하기 위한 공정단면도.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 SEM사진.
도 3a 내지 도 3c는 본 발명에 따른 금속 배선의 형성 방법을 설명하기 위한 공정단면도.
도 4는 마이크로 웨이브 방식을 적용하여 발생시킨 플라즈마에 의해 건식 세정 공정을 진행하는 과정을 설명하기 위한 공정단면도.
도 5는 알.에프 방식을 적용하여 발생시킨 플라즈마에 의해 건식 세정 공정을 진행하는 과정을 설명하기 위한 공정단면도.
도 6은 본 발명에 따른 공정 결과 SEM사진.
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로는 폴리머성 유전막에 금속 배선을 형성할 시에, 상기 폴리머성 유전막 손상에 따른 금속 매립 특성의 악화 현상을 방지할 수 있는 금속 배선의 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 반도체 소자의 특성 저항 등이 큰 문제로 지적되면서 저유전막 및 저저항 금속 배선의 집적 공정 기술 개발이 연구되고 있다. 이때, 저유전막으로서 탄소와 수소의 화합물에 산소가 첨가된 조성을 가진 폴리머 재료를 사용하며, 금속 배선으로서 텅스텐, 알루미늄 또는 구리 재료를 사용한다.
도 1a 내지 도 1c는 종래 기술에 따른 금속 배선의 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 금속 배선의 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 하부 금속배선(2)이 구비된 반도체기판(1)을 제공한다. 이어, 상기 기판 위에 폴리머성 유전막(3) 및 옥사이드막(4)을 차례로 형성하고 나서, 상기 옥사이드막(4) 위에 감광막을 도포하고 노광 및 현상하여 하부 금속배선(2)의 일부를 노출시키는 감광막 패턴(9)을 형성한다.
이어, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 옥사이드막 및 폴리머성 유전막을 건식 식각하여 하부 금속배선(2)의 일부를 노출시키는 콘택(h1)을 형성한다. 그런 다음, 상기 감광막 패턴을 제거한다.
상기 건식 식각 공정 시, 콘택(h1)에 의해 노출된 하부 금속배선 표면에는 금속 옥사이드막(5)이 형성되며, 상기 금속 옥사이드막(5)은 후속 공정에서 하부 금속배선과 상부 금속 배선 간의 전기적 연결을 방해하는 역할을 한다. 따라서, 상기 식각 공정 후에, 알.에프.(R.F.) 스퍼터링 식각 공정을 실시하여 상기 금속 옥사이드막을 제거한다. 이때, 상기 스퍼터링 식각 공정은 아르곤(Ar) 이온을 이용하며, 상기 아르곤 이온은 운동 에너지를 가지고 콘택 측면 및 상부를 동시에 식각하 게 된다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 콘택(h1) 구조 전면에 웨팅(wetting) 티타늄막(미도시) 및 알루미늄막(미도시)을 차례로 증착하여 하부 금속배선(2)과 전기적으로 연결되는 상부 금속배선(6)을 형성한다. 이때, 상기 티타늄막은 접착층으로서의 역할을 한다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 SEM사진이다.
그러나, 종래의 기술에서는 상기 폴리머성 유전막은 일반적인 실리콘 옥사이드막과는 달리 알.에프 스퍼터링 식각 공정 시 손상되게 되며, 콘택 내 표면 거칠기가 증가하게 된다. 이러한 폴리머성 유전막 위에 상부 금속배선을 형성할 경우, 폴리머성 유전막의 표면 거칠기 영향을 받아 금속막의 표면 거칠기 또한 증가된다.
특히, 콘택 내부에 상부 금속배선용 금속막 매립 공정 시, 균일하고 연속된 금속막을 초기에 형성시켜 주어 후속 증착 금속막의 매립 공정이 잘 이루어지도록 하는 것이 무엇보다도 중요하다. 하지만, 이처럼 상기 금속막의 표면 거칠기가 증가된 경우, 도 2에 도시된 바와 같이, 초기 증착 금속막이 불연속적으로 증착되어 금속막 매립 공정이 어려워지는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로서, 건식 식각 공정에 의해 손상된 폴리머성 유전막에 플라즈마 방식을 이용한 건식 세정 공정을 진행하여 상기 폴리머성 유전막 표면을 회복시켜 줌으로써, 후속으로 진행되는 금속막 매립 공정 시, 상기 금속막을 연속적으로 증착시켜 안정적인 매립 공정 을 진행할 수 있는 금속 배선의 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 금속 배선의 형성 방법은, 하부 금속배선이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상기 상기 하부 금속배선의 소정 부위를 노출시키는 콘택을 가진 폴리머성 유전막 및 옥사이드막을 차례로 형성하는 단계; 상기 구조에 대해 세정가스로서 Ar가스, F기 및 N기를 포함한 가스를 이용하는 리모우트 플라즈마 방식을 이용한 건식 세정 공정을 진행해서 상기 콘택에 의해 노출된 하부 금속배선 표면에 형성된 금속 옥사이드막을 제거함과 동시에 상기 폴리머성 유전막의 측면에 보호막을 형성하는 단계; 및 상기 콘택 구조에 상부 금속배선용 금속막을 매립시키는 단계;를 포함한 것을 특징으로 한다.
여기서, 상기 세정가스는 NF3/H2/N2, NF3/He/O2 및 NF3/He 중 어느 하나의 군 또는 이들의 조합으로 구성된다.
또한, 상기 건식 세정 공정은 18∼500℃의 온도로 수행한다.
게다가, 상기 건식 세정 공정은 마이크로웨이브 및 알.에프 중 어느 하나의 방식을 이용하여 발생시킨 플라즈마를 사용하여 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3c는 본 발명에 따른 금속 배선의 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 금속 배선의 형성 방법은, 도 3a에 도시된 바와 같이, 하부 금속배선(21)이 구비된 반도체 기판(20)을 제공한다. 이어, 상기 기판 위에 폴리머 성 유전막(22) 및 옥사이드막(23)을 차례로 형성한 다음, 상기 옥사이드막(23) 위에 하부 금속배선(21)의 일부분을 노출시키는 감광막 패턴(26)을 형성한다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 이용하여 상기 옥사이드막 및 폴리머성 유전막을 건식 식각하여 콘택(h2)을 형성하고 나서, 상기 감광막 패턴을 제거한다.
이때, 상기 건식 식각 공정 시, 콘택(h2)에 의해 노출된 하부 금속배선(21) 표면에는 금속 옥사이드막(25)이 형성되며, 상기 금속 옥사이드막(25)은 후속 공정에서 하부 금속배선과 상부 금속 배선 간의 전기적 연결을 방해하는 역할을 한다. 또한, 상기 폴리머성 유전막은 일반적인 실리콘 옥사이드막과는 달리 스퍼터링 식각 공정 시 손상되게 되며, 콘택 내 표면 거칠기가 증가하게 된다.
따라서, 상기 건식 식각 공정을 진행한 다음에, Ar가스, N기 및 F기를 포함한 세정 가스를 이용하여 플라즈마 방식의 건식 세정 공정을 진행시켜, 도 3c에 도시된 바와 같이, 상기 금속 옥사이드막을 제거하고, 이와 동시에 상기 표면 거칠기가 증가된 폴리머성 유전막 표면에 보호막(SiON)(25)을 형성한다. 이때, 상기 N기 및 F기를 포함한 세정가스는, 바람직하게는, NF3/H2/N2, NF3/He/2 및 NF3/He 중 어느 하나의 군 또는 이들의 조합으로 구성된다.
상기 플라즈마는 CCP(Capacitively Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 등의 알.에프(R.F.) 방식을 적용하여 발생시키며, 소오스 및 바이어스 파워를 조절하여 건식 세정과 플라즈마 처리 효과가 최적으로 진행되도록 DFE(Dual Freqency Etch) 방식을 사용한다. 또한, 상기 플라즈마 발생은 알.에프 외에 WHP(Wave Heated Plasma) 등의 마이크로 웨이브를 적용하여 발생시킬 수도 있다. 한편, 상기 플라즈마 방식의 건식 세정 공정에서, 세정 가스 중 F기는 금속 옥사이드막을 환원 반응에 의해 제거한다.
도 4는 마이크로 웨이브 방식을 적용하여 발생시킨 플라즈마에 의해 건식 세정 공정을 진행하는 과정을 설명하기 위한 공정단면도이다.
세정 가스로 NF3/H2/N2를 사용하는 경우를 예로 하여 설명하기로 한다.
먼저, 도 4에 도시된 바와 같이, N2/H2 및 NF3가 반응함으로서, 하기의 (Ⅰ)과 같이 NF3Hx가 형성된다. 그런 다음, 상기 NF3Hx 는 콘택(h2)에 의해 노출된 하부 금속배선 표면에 형성된 금속 옥사이드막(Mt-O2)과 반응함으로서, 하기의 (Ⅱ)와 같이 (NH4)2Mt-F6 형태의 반응부산물이 형성된다. 이 후, 상기 반응부산물은 열처리에 의해, 하기의 (Ⅲ)과 같이 Mt-F4, NH3, N2, H2 로 분해되어 금속 옥사이드막이 하부 금속배선(21) 표면으로부터 제거된다.
N2/H2 + NF3 →NF3Hx ……(Ⅰ)
NF3Hx + Mt-O2 →NH3( mt-F3)y ……(Ⅱ)
NH3( mt-F3)y →Mt-F4 + NH3 + N2 + H2 ……(Ⅲ)
여기서, Mt는 금속을 의미하며, mt-O2는 금속 옥사이드막을 의미한 것이다.
도 5는 알.에프 방식을 적용하여 발생시킨 플라즈마에 의해 건식 세정 공정을 진행하는 과정을 설명하기 위한 공정단면도이다. 여기에서, 세정 가스로 NF3/H2/N2를 사용하는 경우를 예로 하여 설명하기로 한다.
먼저, 하기 (Ⅳ)식과 같이, NF3가 NF2 및 F- 로 분해되고, 하기 (Ⅴ)식과 같이, 상기 F기가 금속 옥사이드막(Mt-O2)과 화학 반응하여 Mt-F4 와 O2가 형성된다. 이어, 하기 (Ⅵ)식과 같이, 상기 Mt-F4 와 O2는 다시 화학 반응하여 3Mt-O2 형태의 반응부산물이 형성되며, 상기 반응부산물에 열처리를 실시하게 되면, 하기 (Ⅶ)식 처럼, Mt-F4, N2, O2로 각각 분해됨어 금속 옥사이드막이 하부 금속배선 표면으로 부터 제거된다. (도 5 참조)
NF3+ e- →NF2 + F- ……(Ⅳ)
4F+Mt-O2 →Mt-F4 +O2 ……(Ⅴ)
Mt-F4 +O2 →3Mt-O2 ……(Ⅵ)
3Mt-O2 + 4NF3 →3Mt-F4 ↑+ 2N2 ↑+ 3O2 ↑ ……(Ⅶ)
즉, 도 4 및 도 5에 도시된 바와 같이, 상기 F기는 금속 옥사이드막(Mt-O2)과 반응하여 금속 옥사이드막을 제거한다.
한편, 상기 세정가스 중 N기는 폴리머성 유전막의 C-H 화합물 구조와 반응함으로서, 상기 폴리머성 유전막 표면에 C-H-N 화합물 구조를 가진 치밀한 SiON 화합물 재질의 보호막(25)이 형성된다.
이 후, 상기 콘택(h2) 구조 전면에 티타늄 또는 알루미늄 등의 금속막을 증착하여 하부 금속배선(21)과 전기적으로 연결되는 상부 금속배선(25)을 형성한다.
도 6은 본 발명에 따른 공정 결과 SEM사진이다.
본 발명에서는 플라즈마 건식 세정 공정을 실시한 후, 금속막 매립 공정을 진행하게 되면, 도 6에 도시된 바와 같이, 콘택에 의해 노출된 하부 금속배선에 금속 옥사이드막을 제거함과 동시에 손상된 폴리머성 유전막 측면에 보호막이 형성됨을 알 수있다. 따라서, 후속으로 진행되는 상부 금속배선용 금속막 증착 공정 시, 상기 금속막을 연속적으로 증착시켜 안정적인 매립 공정을 진행할 수 있다.
한편, 상기 폴리머성 유전막 대신 실리콘 옥사이드계의 유전막을 적용할 수도 있다.
본 발명에 따르면, 콘택 식각 공정 후 콘택 내측면의 폴리머성 유전막에 플라즈마 방식을 이용한 건식 세정 공정을 진행한다. 이때, 세정가스로는 NF3가스에 N기가 포함된 N2 또는 NH3가스를 첨가한 가스를 이용하고, 상기 세정 가스를 플라즈마 처리해 줌으로써, 콘택에 의해 노출된 하부 금속배선에 존재하는 금속 옥사이드막을 제거하는 동시에 폴리머성 유전막의 C-H 결합을 갖는 표면에 C-H-N 결합을 갖는 보호막을 형성한다. 따라서, 기존의 스퍼터링 식각 시 발생되는 폴리머성 유전막의 손상없이 후속으로 증착되는 상부 금속배선용 금속막을 균일하게 형성시켜 준다.
이상에서와 같이, 본 발명은 콘택 식각 공정과 금속막 매립 공정 사이에 플라즈마 방식의 건식 세정 공정을 진행함으로써, 콘택에 의해 노출된 하부 금속배선에 존재하는 금속 옥사이드막을 제거할 뿐만 아니라 폴리머성 유전막 측면에 보호막을 형성한다. 따라서, 본 발명에서는 상기 보호막이 상기 식각 공정 시 손상된 폴리머성 유전막의 표면을 회복시켜 줌으로써, 폴리머성 유전막에서의 유기물이나 수분 등이 콘택 쪽으로의 아웃-개싱(out-gassing)을 막아주어 금속막 매립 특성을 향상시킨다.
또한, 본 발명은 플라즈마로 여기된 F기에 의해 금속 옥사이드막을 환원 반응에 의해 제거함으로써, 아르곤 이온의 운동에너지에 의한 물리적 충격을 가하는 기존과 비교하여 콘택 측벽의 폴리머성 유전막에 직접적인 손상을 주지 않는다. 따라서, 후속으로 진행되는 금속막 매립 공정 시, 상기 금속막을 연속적으로 증착시켜 안정적인 금속막 매립 공정을 진행할 수 있다.
한편, 본 발명은 디바이스의 고집적화에 따라, 높은 종횡비를 가진 구조나 콘택 사이즈가 작아져도 측면 프로파일의 변화없이 세정 가능하며, 스퍼터링되어 떨어져 나가는 물질이 없으므로 파티클 문제도 해결할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 하부 금속배선이 구비된 반도체 기판을 제공하는 단계;
    상기 기판 상기 상기 하부 금속배선의 소정 부위를 노출시키는 콘택을 가진 폴리머성 유전막 및 옥사이드막을 차례로 형성하는 단계;
    상기 구조에 대해 세정가스로서 Ar가스, F기 및 N기를 포함한 가스를 이용하는 리모우트 플라즈마 방식을 이용한 건식 세정 공정을 진행해서 상기 콘택에 의해 노출된 하부 금속배선 표면에 형성된 금속 옥사이드막을 제거함과 동시에 상기 폴리머성 유전막의 측면에 보호막을 형성하는 단계; 및
    상기 콘택 구조에 상부 금속배선용 금속막을 매립시키는 단계를 포함한 것을 특징으로 하는 금속 배선의 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 세정가스는 NF3/H2/N2, NF3/He/O2 및 NF3/He 중 어느 하나의 군 또는 이들의 조합으로 구성된 것을 특징으로 하는 금속 배선의 형성 방법.
  4. 제 1 항에 있어서, 상기 건식 세정 공정은 18∼500℃의 온도로 수행하는 것을 특징으로 하는 금속 배선의 형성 방법.
  5. 제 1 항에 있어서, 상기 건식 세정 공정은 마이크로웨이브 및 알.에프 중 어느 하나의 방식을 이용하여 발생시킨 플라즈마를 사용하여 수행하는 것을 특징으로 하는 금속 배선의 형성 방법.
KR1020030043860A 2003-06-30 2003-06-30 금속 배선의 형성 방법 KR100541678B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030043860A KR100541678B1 (ko) 2003-06-30 2003-06-30 금속 배선의 형성 방법
US10/730,197 US6921717B2 (en) 2003-06-30 2003-12-05 Method for forming metal lines
TW092134334A TWI234171B (en) 2003-06-30 2003-12-05 Method for forming metal lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030043860A KR100541678B1 (ko) 2003-06-30 2003-06-30 금속 배선의 형성 방법

Publications (2)

Publication Number Publication Date
KR20050002481A KR20050002481A (ko) 2005-01-07
KR100541678B1 true KR100541678B1 (ko) 2006-01-11

Family

ID=36592755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030043860A KR100541678B1 (ko) 2003-06-30 2003-06-30 금속 배선의 형성 방법

Country Status (3)

Country Link
US (1) US6921717B2 (ko)
KR (1) KR100541678B1 (ko)
TW (1) TWI234171B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
JP2009016520A (ja) * 2007-07-04 2009-01-22 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置の製造装置
CN102148191B (zh) * 2010-02-10 2015-01-21 上海华虹宏力半导体制造有限公司 接触孔形成方法
JP2012015411A (ja) * 2010-07-02 2012-01-19 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置
US20140273525A1 (en) * 2013-03-13 2014-09-18 Intermolecular, Inc. Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films
US9761488B2 (en) * 2015-07-17 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cleaning via of interconnect structure of semiconductor device structure
US20230100602A1 (en) * 2021-09-27 2023-03-30 Applied Materials, Inc. Methods for selective removal of contact oxides

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4845533A (en) * 1986-08-22 1989-07-04 Energy Conversion Devices, Inc. Thin film electrical devices with amorphous carbon electrodes and method of making same
US4804490A (en) * 1987-10-13 1989-02-14 Energy Conversion Devices, Inc. Method of fabricating stabilized threshold switching material
KR100291042B1 (ko) * 1999-03-09 2001-05-15 이광연 고출력 고휘도 방전램프용 전자식 안정기
US6077733A (en) * 1999-09-03 2000-06-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned T-shaped gate through dual damascene

Also Published As

Publication number Publication date
TWI234171B (en) 2005-06-11
US20040266172A1 (en) 2004-12-30
US6921717B2 (en) 2005-07-26
TW200501176A (en) 2005-01-01
KR20050002481A (ko) 2005-01-07

Similar Documents

Publication Publication Date Title
US6013575A (en) Method of selectively depositing a metal film
KR100530246B1 (ko) 자체 세정가능한 에칭 공정
US6949450B2 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
CN106537576B (zh) 整合式金属间隔垫与气隙互连
CN100541718C (zh) 形成半导体器件精细图形的方法及用其形成接触的方法
CN100517605C (zh) 镶嵌结构的制造方法
US20060128159A1 (en) Method of removing etch residues
JPH03261139A (ja) 選択的異方性を用いて局部相互接続を形成する改良方法
EP0933802A1 (en) Process for the production of semiconductor device
KR100541678B1 (ko) 금속 배선의 형성 방법
JP4910231B2 (ja) 半導体装置の製造方法
JP2004363558A (ja) 半導体装置の製造方法およびプラズマエッチング装置のクリーニング方法
US6554004B1 (en) Method for removing etch residue resulting from a process for forming a via
US6979633B2 (en) Method of manufacturing semiconductor device
US6847085B2 (en) High aspect ratio contact surfaces having reduced contaminants
US6602785B1 (en) Method of forming a conductive contact on a substrate and method of processing a semiconductor substrate using an ozone treatment
US5180468A (en) Method for growing a high-melting-point metal film
US6265305B1 (en) Method of preventing corrosion of a titanium layer in a semiconductor wafer
KR20000071322A (ko) 반도체 장치 제조 방법
JP2000252359A (ja) 絶縁膜のエッチング方法および配線層の形成方法
CN100453487C (zh) 增强氟硅玻璃层稳定性的方法
JP2002134472A (ja) エッチング方法、エッチング装置および半導体装置の製造方法
KR100564415B1 (ko) 반도체소자의 콘택홀형성방법
KR100777925B1 (ko) 금속 배선 형성 방법
CN101154585A (zh) 刻蚀停止层及双镶嵌结构的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131122

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee