KR100564415B1 - 반도체소자의 콘택홀형성방법 - Google Patents

반도체소자의 콘택홀형성방법 Download PDF

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Abstract

본 발명은 콘택홀 형성에 관한 것으로서, 특히, 게이트폴리실리콘층과 게이트텅스텐실리사이드층을 적층하고 식각하여 게이트전극을 형성한 후 그 위의 절연막을 식각하여 게이트텅스텐실리사이드층을 노출시키는 단계와; 상기 콘택홀을 식각하면서 게이트텅스텐실리사이드층의 상부면에 박막의 형태로 적층되는 텅스텐옥사이드막 및 콘택홀의 하부 벽면에 감광막을 적층하면서 유입된 감광막잔류물질을 Ar/O2 플라즈마 처리하여 제거하는 단계와; 상기 단계 후에 텅스텐옥사이드막 및 감광막잔류물질을 제거한 후 게이트전극의 텅스텐실리사이드층상에 손상되어 있는 손상된 표면부위를 급속열처리 어닐링공정으로 균일하게 형성하는 단계와; 상기 콘택홀내에 비트라인 형성을 위한 폴리실리콘층 및 텅스텐실리사이드층을 몰입하여 형성하는 단계로 이루어지는 반도체소자의 콘택홀 형성방법인 바, 소자의 콘택저항을 저하시켜 소자의 전기적인 작동성능을 향상시키도록 하고, 절연막의 콘택홀의 벽면과 게이트전극의 텅스텐실리사이드층의 표면이 깨끗한 상태를 유지하므로 콘택홀내에 비트라인의 폴리사이드층 및 텅스텐실리사이드층이 형성될 때 접착강도가 증가시켜 소자의 고전압 사용으로인한 비트라인의 불량을 방지하므로 소자의 수율을 향상 시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체소자의 콘택홀형성방법
본 발명은 게이트전극에 형성된 콘택홀에 관한 것으로서, 특히, 텅스텐실리사이드층상에 불필요하게 형성된 텅스텐옥사이드막과 콘택홀의 벽면에 잔류된 감광막잔류물질을 Ar/O2 플라즈마 처리에 의하여 제거하고, 텅스텐실리사이드층 상에 손상된 부위는 어닐링공정으로 제거하므로 콘택홀내에 폴리실리콘층과 텅스텐실리사이드층을 형성하여 콘택저항을 저하시켜 소자의 성능을 향상시키도록 하는 반도체소자의 콘택홀형성방법에 관한 것이다.
일반적으로, 반도체소자를 제조하는 방법에서 상,하부간에 전기적으로 전도선의 역할을 하는 금속배선이 다층으로 형성되는 경우에 그 사이를 절연시키기 위한 층간절연막이 많이 사용되고 있으며, 그 층간절연막을 콘택부위를 갖는 감광막을 적층하여 그 부위를 식각하여 층간절연막의 금속배선이 형성될 부분에 콘택홀을 형성하고 그 내부에 금속층을 매립하여 식각으로 금속배선을 형성하게 된다.
이러한 금속배선은 비트라인(Bit Line) 및 워드라인(Word Line)등으로 사용되어 게이트전극 및 커패시터등을 상,하부 및 수평으로 전기적으로 연결하여 반도체소자를 구성하게 되는 것이다. 특히, 텅스텐실리사이드층에 연결되도록 콘택홀내에 폴리실리콘층 및 텅스텐실리사이드층이 형성되는 것으로서, 상기한 콘택구조가 신호의 전송속도를 결정하는 주요한 인자로 작용하고 있다.
도 1은 종래의 일반적인 반도체소자의 콘택홀의 구성을 보인 도면으로서, 반도체기판(1)에 폴리실리콘층(2) 및 텅스텐실리사이드층(3)을 순차적으로 적층한다, 그리고, 마스킹식각으로 도전막 패턴(5)을 형성한 후 이 도전막 패턴(5)의 측면부분에 스페이서(4)를 적층하여 절연을 하게 된다.
그리고, 상기 결과물에 BPSG(Borophosphrosilicate Glass)로 된 절연막(6)을 적층하여 반응플라즈마를 조사하여 식각으로 도전막 패턴(5)의 텅스텐실리사이드층(3)으로 연결되는 콘택홀을 형성한 후, 이 콘택홀내에 폴리실리콘층(7) 및 텅스텐실리사이드층(8)을 적층하여 배선으로 사용하게 된다.
그런데, 종래에는 절연막에 콘택홀을 에칭할 때 도전막 패턴(5)의 텅스텐실리사이드층이 이온의 공격에 의하여 결정구조가 비정질 및 준안정상태로 변환되고, 플라즈마의 구성물질과 노출된 도전막 패턴(5)의 텅스텐실리사이드층과 반응 일으켜서 도 1에 도시된 바와 같이, 절연막의 역할을 하는 텅스텐옥사이드막(9)을 형성하게 된다. 더 나아가서 콘택홀의 하부 벽면에는 감광막을 적층할 때 이물질이 콘택홀내부로 유입되어 감광막잔류물질(9)을 형성하게 되므로 콘택홀내에 배선을 형성한 후 소자를 사용할 때 콘택저항이 증가하는 역할을 하게 되어 신호의 처리속도가 느려지게 되어 소자의 전기적인 특성이 저하되는 문제점을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 텅스텐실리사이드층 상에 전송을 위한 콘택홀을 형성할 때 텅스텐실리사이드층상에 불필요하게 형성된 텅스테옥사이드막과 콘택홀의 벽면에 잔류된 감광막잔류물질을 Ar/O2 플라즈마 처리에 의하여 제거하고, 텅스텐실리사이드층 상에 손상된 부위는 어닐링공정으로 제거하므로 콘택홀내에 폴리실리콘층과 텅스텐실리사이드층으로 된 배선을 형성하여 콘택저항을 저하시키므로 소자의 성능을 향상시키는 것이 목적이다.
이러한 목적은 게이트폴리실리콘층과 게이트텅스텐실리사이드층을 적층하고 식각하여 게이트전극을 형성한 후 그 위의 절연막을 식각하여 게이트텅스텐실리사이드층을 노출시키는 단계와; 상기 콘택홀을 식각하면서 게이트텅스텐실리사이드층의 상부면에 박막의 형태로 적층되는 텅스텐옥사이드막 및 콘택홀의 하부 벽면에 감광막을 적층하면서 유입된 감광막잔류물질을 Ar/O2 플라즈마 처리하여 제거하는 단계와; 상기 단계 후에 텅스텐옥사이드막 및 감광막잔류물질을 제거한 후 게이트전극의 텅스텐실리사이드층 상에 손상되어 있는 손상된 표면부위를 급속열처리 어닐링공정으로 균일하게 형성하는 단계와; 상기 콘택홀내에 비트라인 형성을 위한 폴리실리콘층 및 텅스텐실리사이드층을 몰입하여 형성하는 단계로 이루어지는 반도체소자의 콘택홀 형성방법을 제공함으로써 달성된다.
그리고, 상기 폴리실리콘층은 500∼700℃의 온도로 화학기상증착법(Chemical Vapor Deposition)으로 증착하고, 상기 폴리실리콘층은 반응기체로 SiH4를 사용하고 도핑물질로 PH3 가스를 사용하며, SiH4 : PH3 의 비율은 1.1 : 1.5 ∼ 1.5 : 1.8 인 것이 바람직하며, 상기 텅스텐실리사이드층은 반응기체로 SiH2Cl2 가스와 WF6 가스를 이용하도록 하며, 이 SiH2Cl2 가스 : WF6 가스의 혼합비율은 2∼3 : 1∼1.5인 것이 바람직하다.
또한, 상기 콘택홀 내부를 Ar/O2 플라즈마 처리할 때 웨이퍼에 600∼1200eV의 바이어스 전압을 가하도록 하고, 상기 콘택홀 내부를 Ar/02 플라즈마 처리할 때 Ar : O2 의 비율은 2 ∼ 3 : 1 인 것이 바람직하다.
한편, 상기 급속열처리 어닐링공정은 10-3 ∼ 10-1 의 압력으로 Ar가스의 분위기에서 진행하도록 하고, 상기 급속열처리 어닐링공정은 900∼1000℃ 온도에서 20 내지 50초간 진행하며, 바람직하게는 상기 급속열처리 어닐링공정을 진행하기 전에 10-6 ∼ 10-3 의 고진공으로 콘택계면의 오염을 제거하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체소자의 콘택홀 형성방법을 순차적으로 보인 도면이다.
도 2(a)는 폴리실리콘층(15)과 텅스텐실리사이드층(20)을 적층하고 식각하여 도전막 패턴(30)을 형성한다. 그리고, 절연막(45)을 적층하여 감광막(55)으로 식각하여 텅스텐실리사이드층(20)을 노출시키는 상태를 도시하고 있다.
도 2(b)는 상기 콘택홀(50)을 식각하면서 텅스텐실리사이드층(20)의 상부면에 박막의 형태로 적층되는 텅스텐옥사이드막(35) 및 콘택홀(50)의 하부 벽면에 감광막(55)을 적층하면서 유입된 감광막잔류물질(40)을 Ar/O2 플라즈마 처리를 하여 제거한다. 콘택홀(50)의 벽면에는 보호막(65)이 형성되어 절연막(45)에 함유된 붕소(Boron) 및 인(Phosphrous)이 누출되는 것을 방지하게 되는 상태를 도시하고 있으며, 텅스텐옥사이드막(35)이 노출된 후에는 텅스텐실리사이드층(20)의 상부면에 있는 손상된 표면부위(60)가 노출되어진다.
이때, 상기 Ar/O2 플라즈마 처리시 웨이퍼에 600∼1200eV의 바이어스 전압을 가하도록 하고, 상기 Ar/02 플라즈마 처리시 사용되는 Ar : O2 의 비율은 2 ∼ 3 : 1 인 것이 바람직하다.
도 2(c)는 상기 단계 후에 텅스텐옥사이드막(35) 및 감광막잔류물질(40)을 제거한 후에 도전막 패턴(30)의 텅스텐실리사이드층(20)상에 손상되어 있는 손상된 표면부위(60)를 급속열처리(Rapid Thermal Processing) 어닐링공정으로 균일하게 형성하는 상태를 도시하고 있다.
상기 급속열처리 어닐링공정은 10-3 ∼ 10-1 Torr의 압력으로 Ar가스의 분위기에서 진행하도록 하고, 상기 급속열처리 어닐링공정은 900∼1000℃ 온도에서 20 내지 50초간 진행하며, 상기 급속열처리 어닐링공정을 진행하기 전에 10-6 ∼ 10-3 Torr의 고진공으로 콘택계면의 오염을 제거하는 단계를 더 포함하도록 한다.
도 2(d)는 상기 콘택홀(50)내에 배선 형성을 위한 폴리실리콘층(70) 및 텅스텐실리사이드층(75)을 매립하여 형성하는 상태를 도시하고 있다.
그리고, 상기 폴리실리콘층(15)(70)은 500∼700℃의 온도로 화학기상증착법으로 증착하고, 상기 폴리실리콘층(15)(70)은 반응기체로 SiH4를 사용하고 도핑물질로 PH3 가스를 사용하도록 한다. 또한, SiH4 : PH3 의 비율은 1.1 : 1.5 ∼ 1.5 : 1.8 인 것이 바람직하다.
상기 텅스텐실리사이드층(20)(75)은 SiH2Cl2 가스와 WF6 가스를 이용하도록 하며, 이 SiH2Cl2 가스 : WF6 가스의 혼합비율은 2∼3 : 1∼1.5인 것이 바람직하다.
상기한 바와 같이 본 발명에 따른 반도체소자의 콘택홀 형성방법을 이용하게 되면, 텅스텐실리사이드층상에 전송을 위한 콘택홀을 형성할 때 텅스텐실리사이드층상에 불필요하게 형성된 텅스테옥사이드막과 콘택홀의 벽면에 잔류된 감광막잔류물질을 Ar/O2 플라즈마 처리에 의하여 제거하고, 텅스텐실리사이드층 상에 손상된 부위는 급속열처리 어닐링공정으로 제거한 후 콘택홀내에 폴리실리콘층과 텅스텐실리사이드층으로 된 배선을 형성하므로 콘택저항을 저하시켜 소자의 전기적인 작동성능을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
또한, 상기 절연막의 콘택홀의 벽면과 텅스텐실리사이드층의 표면이 깨끗한 상태를 유지하므로 콘택홀내에 폴리사이드층 및 텅스텐실리사이드층이 형성될 때 접착강도가 증가하여 고전압으로 인한 배선의 불량을 방지하므로 소자의 수율을 향상 시키도록 하는 장점을 지닌다.
도 1은 종래의 일반적인 반도체소자의 콘택홀의 구성을 보인 도면이고,
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체소자의 콘택홀 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 폴리실리콘층
20 : 텅스텐실리사이드층 25 : 스페이서
30 : 도전막패턴 35 : 텅스텐옥사이드막
40 : 감광막잔류물질 45 : 절연막
50 : 콘택홀 55 : 감광막
60 : 손상된 표면부위 65 : 보호막
70 : 폴리실리콘층 75 : 텅스텐실리사이드층

Claims (7)

  1. 반도체 기판 상에 폴리실리콘층과 텅스텐실리사이드층이 순차적으로 적층된 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴 위에 비피에스지(BPSG)막을 형성하는 단계;
    상기 비피에서지(BPSG)막의 일부를 식각하여 상기 텅스텐실리사이드층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 형성하면서 텅스텐실리사이드층의 상부면에 박막의 형태로 적층되는 텅스텐옥사이드막 및 콘택홀의 하부 벽면에 유입된 감광막잔류물질을 O2 플라즈마 처리하여 제거하고, 콘택홀 내벽면에 상기 비피에스지(BPSG)막 내의 붕소(B) 및 인(P)의 외부확산을 억제시키는 보호막을 형성하는 단계와;
    상기 텅스텐옥사이드막 및 감광막잔류물질을 제거한 후 상기 텅스텐실리사이드층상에 손상된 표면부위를 급속열처리 어닐링공정으로 제거하는 단계와;
    상기 콘택홀내에 배선을 위한 폴리실리콘층 및 텅스텐실리사이드층을 매립하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀 내부를 O2 플라즈마 처리할 때 웨이퍼에 600∼1200eV의 바이어스 전압을 가하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서, 상기 02 플라즈마 처리는 아르곤(Ar) 가스를 포함하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, Ar : O2 의 비율은 2 ∼ 3 : 1 인 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서, 상기 급속열처리 어닐링공정은 10-3 ∼ 10-1 Torr의 압력으로 Ar가스의 분위기에서 진행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 급속열처리 어닐링공정은 900∼1000℃ 온도에서 20 내지 50초간 진행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  7. 제 1 항에 있어서, 상기 급속열처리 어닐링공정을 진행하기 전에 10-6 ∼ 10-3 Torr의 고진공으로 콘택계면의 오염을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505451B1 (ko) * 2000-05-31 2005-08-04 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
KR100452273B1 (ko) * 2002-10-22 2004-10-08 삼성전자주식회사 챔버의 클리닝 방법 및 반도체 소자 제조 방법
KR100529451B1 (ko) * 2003-12-29 2005-11-17 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03141640A (ja) * 1989-10-26 1991-06-17 Sony Corp 半導体装置の製造方法
JPH05109780A (ja) * 1991-10-18 1993-04-30 Nec Corp 半導体装置の製造方法
JPH07169834A (ja) * 1993-12-14 1995-07-04 Kawasaki Steel Corp 層間接続孔の埋め込み方法
KR970052634A (ko) * 1995-12-14 1997-07-29 문정환 식각 잔류물 제거 방법
KR19980052432A (ko) * 1996-12-24 1998-09-25 김영환 반도체 장치의 콘택홀 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03141640A (ja) * 1989-10-26 1991-06-17 Sony Corp 半導体装置の製造方法
JPH05109780A (ja) * 1991-10-18 1993-04-30 Nec Corp 半導体装置の製造方法
JPH07169834A (ja) * 1993-12-14 1995-07-04 Kawasaki Steel Corp 層間接続孔の埋め込み方法
KR970052634A (ko) * 1995-12-14 1997-07-29 문정환 식각 잔류물 제거 방법
KR19980052432A (ko) * 1996-12-24 1998-09-25 김영환 반도체 장치의 콘택홀 형성 방법

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