KR100530246B1 - 자체 세정가능한 에칭 공정 - Google Patents

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Abstract

에칭 챔버(30) 내에서 기판(25)을 에칭하고, 동시에 에칭 챔버(30)의 부품 및 벽(45) 표면상에 증착된 박막의 불균일 에칭 잔류물을 세정하기 위한 방법이 기술돼 있다. 에칭 단계에서, 에천트 가스를 포함하는 처리 가스는 에칭 챔버(30)에서 기판(25)을 에칭하기 위해 이용되며, 이로 인해 에칭 잔류물이 챔버(30) 내에 증착된다. 세정 가스는 처리 가스에 충분한 시간 동안 부가되며, 처리 가스에 의해 증착된 실질적으로 모든 에칭 잔류물과 반응하여 제거시키기에 충분한 유량비로 부가된다. 본 발명에 따른 방법은 에칭 공정중에 별도의 세정, 조절, 및 건조 공정 단계를 거치지 않고, 챔버(30) 내의 에칭 잔류물을 바람직하게 세정한다.

Description

자체 세정가능한 에칭 공정 {SELF-CLEANING ETCH PROCESS}
본 발명은 에칭 챔버 내에서 반도체 기판을 에칭하기 위한 방법, 및 에칭 챔버를 세정하는 방법에 관한 것이다.
집적 회로 제조에 있어, 기판상에 실리콘 이산화물, 실리콘 질화물, 폴리실리콘, 금속 실리사이드, 및 단결정 실리콘은 게이트, 비아(via), 콘택 홀, 트렌치, 및/또는 배선(interconnect) 라인을 형성하기 위해 예정된 패턴으로 에칭된다. 에칭 공정에서, 산화물 또는 질화물 하드 마스크 또는 포토레지스트로 구성된 패턴화된 마스크층이 종래 방법을 이용하여 기판상에 형성된다. 패턴화된 마스크 사이의 기판의 노출된 부분은 용량 결합되거나 또는 유도 결합된 에천트 가스(etchant gas)의 플라즈마에 의해 에칭된다. 에칭 공정 중에, 얇은 중합체 에칭 잔류물은 에칭 챔버 내의 다른 부품 표면 또는 벽 상에 증착된다. 에칭 잔류물의 조성은 에천트 처리 가스의 기화된 종(species)의 조성, 에칭되는 기판 재료, 기판에 도포되는 마스크 또는 레지스트 층에 따라 달라진다. 예를 들어, 텅스텐 실리사이드, 폴리실리콘, 또는 다른 실리콘 함유 층이 에칭될 때, 실리콘 함유 가스는 기판으로부터 기화되거나 또는 스퍼터링되며, 금속 층의 에칭은 금속 종의 기화를 초래한다. 또한, 기판상의 레지스트 또는 마스크 층은 탄화수소 가스 또는 산소 종을 형성하기 위해 에천트 가스에 의해 부분적으로 기화된다. 챔버 내에서 기화된 또는 가스 종은 레지스트로부터 탄화수소 종으로 구성되는 중합체 부산물, 불소, 염소, 산소, 또는 질소 등의 원소 가스, 및 에칭될 기판의 조성에 따라 달라지는 실리콘 또는 금속 종을 형성하기 위해 응축된다. 중합체 부산물은 챔버 내의 부품 및 벽 상의 얇은 에칭 잔류물 층으로 증착된다. 에칭 잔류물 층의 조성은 국부적인 가스 환경의 조성, 가스 유입구 및 배기 포트의 위치, 및 챔버 형상에 따라, 챔버 표면에 걸쳐 상당히 변한다.
에칭 챔버 상에 형성된 가변적인 조성의 비균질 에칭 잔류층은 기판의 오염을 방지하기 위해 주기적으로 세정되어야 한다. 일반적으로, 대략 25개의 웨이퍼가 처리된 이후에, 인슈트(in-situ) 플라즈마 "건식 세정" 공정이 챔버를 세정하기 위해 비어있는 에칭 챔버 내에서 수행된다. 그러나 활성 플라즈마 종은 급속하게 챔버 벽 및 챔버 부품을 부식시키며, 상기 부식된 부품들을 교체하는데는 상당한 비용이 소모된다. 또한, 챔버 표면의 부식은 한 웨이퍼로부터 다른 웨이퍼로의 에칭 공정을 불안정하게 한다. 조성이 가변적인 얇은 에칭 잔류물은 모든 잔류물의 제거시에 인슈트 플라즈마 세정 공정을 중지하기 어렵게 하며, 하부 챔버 표면의 부식을 초래하며, 모든 챔버 표면에 굳어있는 잔류물을 세정하기 어렵게 만든다. 예를 들어, 챔버 유입구 또는 배기 부근에 형성된 에칭 잔류물은 고농도의 레지스트, 하드 마스크, 또는 에칭될 재료를 포함하는 기판 부근에 형성된 에천트 가스 종의 농도 보다 높은 농도를 갖는다.
조성이 서로 다른 에칭 잔류물을 균일하게 에칭하는 세정 플라즈마를 형성하는 것은 어렵다. 따라서, 대략 100 또는 300개의 웨이퍼를 세정한 이후에, 에칭 챔버는 대기 환경에 개방되어 "습식-세정" 공정에서 세정되며, 이때 작업자는 챔버 벽 상에 축적된 에칭 잔류물을 용해시켜 긁어내기 위해 산 또는 용제를 이용한다. 일정한 챔버 표면 특성을 제공하기 위해서는, 습식 세정 단계 이후에, 챔버 표면은 연장된 시간 주기 동안 챔버를 펌핑 다운시키고, 이후 더미 웨이퍼(dummy wafer) 상에 있는 일련의 에칭 공정을 수행함으로써 시즈닝(seasoned)된다. 내부 챔버 표면은 일정한 화학 표면 즉, 화학 그룹의 농도, 형태, 또는 기능성(functionality)에서 변화가 거의 없거나 없는 표면을 구비해야 한다; 그렇지 않으면, 챔버에서 수행되는 에칭 공정은 하나의 기판에서 또다른 기판으로의 에칭 특성이 변경되게 수행된다. 펌프 다운 공정에서, 챔버는 습식 세정 공정 중에 챔버 내에 포함된 수분 및 다른 휘발성 종을 배출시키기 위해 2 내지 3시간 동안 높은 진공 환경으로 유지된다. 그 후, 챔버 내에서 수행되는 에칭 공정은 더미 웨이퍼 상에 있는 10 내지 15분 동안 이어지거나, 또는 챔버가 일정하고 재현가능한 에칭 특성을 제공할 때까지 수행된다.
경쟁적인 반도체 산업에서, 건식 또는 습식 세정, 및 건조 공정 단계 중에 에칭 챔버의 휴지시간으로 인해 야기되는 기판당 증가된 비용은 상당히 바람직하지 못하다. 각각의 건식 세정 공정 단계에 대해 5 내지 10분, 습식 세정 공정을 완료하기 위해 2 내지 3시간이 소요된다. 또한, 습식 세정 및 시즈닝 공정 단계는 때때로 일정하지 못하고 가변적인 에칭 특성을 제공한다. 특히, 습식 세정 공정은 작업자에 의해 수동으로 수행되기 때문에, 한 세션(session)에서 다른 세션까지 때때로 가변하며, 챔버 표면 특성의 편차를 야기시키며 에칭 공정의 재현성을 낮춘다. 따라서, 챔버 표면상에 있는 에칭 잔류물의 증착을 제거 또는 소거시킬 수 있는 에칭 공정을 제공하는 것이 바람직하다.
반도체 제조에서, 텅스텐 실리사이드, 폴리실리콘, 실리콘 질화물, 및 실리콘 이산화물 등의 실리콘 함유 재료 등의 유사 성분의 원소를 갖는 다수의 재료층 에칭시에 또다른 문제점이 발생한다. 도 1a 및 도 1b를 참조로, 반도체 기판(20)상의 전형적인 다중층 폴리사이드 구조물은 도핑된 또는 도핑되지 않은 폴리실리콘층(24) 위에 증착된 금속 실리사이드층(22)을 포함한다. 폴리사이드층은 실리콘 이산화물층(26) 위에 형성되고 에칭되어 에칭된 피쳐(30)를 형성한다. 이들 다중층 구조물에서는 상부 레지스트층(28), 또는 하부 폴리실리콘층(24)에 대해 금속 실리사이드층을 에칭하는 데 있어 높은 에칭 선택비를 얻기 어렵다. 특히, 비평면형 및 고도의 포선형의 형상을 취한 폴리사이드 구조물에 대해 높은 에칭 선택비를 갖는 것이 바람직하며, 에칭된 피쳐 사이의 컨포멀한 금속 실리사이드층(22) 부분은 에칭된 피쳐(도시되지 않음) 상부의 금속 실리사이드층(22) 부분 보다 두껍다. 에칭 공정 동안 소정의 시간에서, 두꺼운 금속 실리사이드층(22)이 계속 에칭되는 동안, 얇은 금속 실리사이드층이 에칭되며 하부 폴리실리콘층의 에칭이 개시된다. 이는 에칭될 폴리실리콘층(24)이 금속 실리사이드층의 에칭 속도에 비해 충분히 느리게 에칭되며, 보다 얇은 금속 실리사이드층 아래의 전체 폴리실리콘층(24)은 보다 두꺼운 부분의 금속 실리사이드층(22)의 에칭이 완료되기 이전에는 에칭되지 않는 것을 요구한다. 따라서, 폴리실리콘층(24)의 에칭 속도에 비해 보다 빨리 금속 실리사이드층(22)을 에칭하는 것이 바람직하다. 도 1c 및 도 1d에 도시된 실시예에서와 같이, 실리콘(36)을 포함하는 기판에 트렌치를 형성하기 이전에, 얇은 실리콘 이산화물층(34) 상에 실리콘 질화물(32) 마스크 층의 에칭시 동일한 문제점이 발생한다. 에칭된 트렌치(38)는 기판상에 형성된 액티브 MOSFET 장치를 절연시키는데 사용된다. 실리콘 이산화물을 기준으로 한 실리콘 질화물 에칭을 위한 에칭 선택비는 매우 높아 실리콘 이산화물층이 에칭되지 않게 그 위에서 에칭이 중지된다.
높은 에칭 선택비는 상당히 상이한 에칭 속도로 상이한 실리콘-함유 재료를 에칭하는 처리 가스 조성물을 사용함으로써 얻어지며, 이는 특정 층과 특정 처리 가스 조성물의 화학적 반응에 따라 좌우된다. 그러나 높은 선택비로 폴리실리콘에 대해 금속 실리사이드층 에칭, 또는 높은 선택비로 실리콘 이산화물층에 대해 실리 질화물층 에칭은 상기 재료가 실리콘 원소를 함유하고 있으며, SiClX 또는 SiFx 가스종을 형성하기 위해 대부분의 종래의 에천트 플라즈마가 실리콘 함유층을 에칭하기 때문에 특히 어렵다. 따라서, 에천트 플라즈마가 폴리실리콘층(24)보다 빨리 금속 실리사이드층(22)을 , 실리콘 이산화물층(34)보다 빨리 실리콘 질화물층(32)을 화학적으로 분별하여 우선적으로 에칭하기는 어렵다. 이러한 문제점은 챔버 측벽 상에 형성된 에천트 잔류물이 또한 실리콘 이산화물을 포함하고 있으며, 폴리사이드 에칭 공정 중에 에천트 잔류물을 제거하기 위한 시도가 이들 층의 에칭 선택비 비율을 하강시키는 결과를 초래하기 때문에, 보다 악화된다.
따라서, 에칭 챔버 내에 에칭 잔류 증착물의 형성을 감소시키는 에칭 공정을 갖는 것이 바람직하다. 또한, 에칭 또는 세정 가스가 챔버 내에 노출된 표면을 부식시키지 않는 것이 바람직하다. 챔버 표면의 표면 작용기 및 화학 반응성을 회복시키는 에칭 또는 세정 공정을 제공하는 것이 바람직하다. 또한, 챔버 세정 공정이 하부 챔버 표면을 과다 부식시키지 않고 가변적인 두께 및 화학양론을 갖는 화학적으로 부착된 에칭 잔류물 층을 제거하는 것이 바람직하다. 더욱이, 에칭 선택비를 희생시키지 않고, 폴리실리콘층상의 텅스텐 실리사이드, 또는 실리콘 이산화물층 상의 실리콘 질화물을 에칭하는 동안 에칭 잔류물을 함유하는 실리콘 이산화물과 같은 다수의 재료층을 에칭함으로써 발생된 에칭 잔류물을 제거하는 에칭 공정을 갖는 것이 바람직하다.
본 발명의 또 다른 특성, 관점, 및 장점은 다음의 도면, 상세한 설명, 및 첨부된 청구범위로부터 보다 쉽게 이해할 수 있을 것이다. 명세서 및 도면이 본 발명의 특성을 예시적으로 설명하고 있으나, 상기 특성들은 단지 예로서 제시되어 있으며, 상기 특성들의 조합이 또한 가능하다.
도 1a는 실리콘 이산화물, 폴리실리콘, 금속 실리사이드, 및 레지스트층을 갖는 기판을 개략적으로 도시한 횡단면도.
도 1b는 금속 실리사이드 및 폴리실리콘층을 에칭한 이후에 도 1a의 기판을 개략적으로 도시한 도면.
도 1c는 실리콘 질화물 마스크층을 갖는 실리콘 또는 폴리실리콘 기판을 개략적으로 도시한 도면.
도 1d는 실리콘 또는 폴리실리콘 내의 트렌치를 에칭한 후에 도 1c의 기판을 개략적으로 도시한 도면.
도 2는 본 발명의 에칭 장치를 개략적으로 도시한 측면도.
도 3은 에칭 챔버의 표면 및 그 부품을 동시에 세정하고 기판을 에칭하기 위해 이용되는 공정 단계의 흐름도.
도 4a 및 도 4b는 챔버를 세정하지 않고 3000개 웨이퍼의 배치(batch)를 처리하기 위해 각각 WSix 및 폴리실리콘 에칭 속도, 및 WSix 대 폴리실리콘 에칭 선택비를 도시한 그래프.
도 5a 및 도 5b 는 챔버를 세정하지 않고 3000개 웨이퍼 배치를 처리하기 위해 각각 폴리실리콘 및 실리콘 이산화물 에칭 속도, 및 폴리실리콘 오버에칭율 안정도를 도시한 그래프.
도 6은 웨이퍼 상에 에칭된 피쳐에 대한 임계 치수의 편차를 도시한 그래프.
도 7a 및 도 7 b는 챔버를 세정하지 않고 3000 웨이퍼 배치를 처리하기 위한 평균 애더(adder) 입자 레벨을 도시한 그래프.
본 발명은 에칭 챔버 내에 있는 기판을 에칭하기 위한 방법을 제공하는 것으로서, 챔버 표면상의 에칭 잔류물을 감소시키거나 완전하게 제거시키며 상당히 일정하고 재현가능한 에칭 성능을 제공한다. 또한, 상기 방법은 기판이 에칭됨과 동시에, 에칭 챔버의 에칭 잔류물을 세정하는 방법에 관한 것이다. 챔버 내에 기판이 위치되며, 기판을 에칭하고 동시에 챔버 표면상에 증착된 에칭 잔류물을 세정하기 위해 챔버 내부로 주입된 처리 가스로부터 플라즈마가 형성된다. 처리 가스는 (i) 기판을 에칭하여 챔버 표면상에 에칭 잔류물을 형성하는 에천트 가스, 및 (ii) 챔버 표면상에 형성된 에칭 잔류물을 세정하기 위한 세정 가스를 포함하며, 세정 가스 대 에천트 가스의 용적 유량 비(volumetric flow ratio)는 에칭 공정이 완료된 직후 에칭 잔류물이 챔버 표면으로부터 완전히 제거되도록 선택된다.
이러한 방법은 기판상에 금속 실리사이드, 실리콘 질화물, 폴리실리콘, 또는 단결정 실리콘을 에칭하고, 동시에 에칭 잔류물을 함유한 실리콘 이산화물의 에칭 챔버를 세정하는데 유용하다. 상기 방법에서, 기판을 에칭하고 에칭 챔버 표면상의 에칭 잔류물을 세정하기 위해 챔버 내부로 주입된 하나 이상의 처리 가스로부터 플라즈마가 발생한다. 처리 가스는 (i) 기판상에 금속 실리사이드, 폴리실리콘, 또는 실리콘을 에칭하여 에칭 챔버 표면에 실리콘 이산화물 에칭 잔류물을 형성하는 에천트 가스, 및 (ii) 에칭 챔버 표면상에 실리콘 이산화물 에칭 잔류물을 제거하기 위한 세정 가스를 포함한다. 세정 가스 대 에천트 가스의 용적 유량비는 에칭 공정이 완료된 직후 챔버 표면으로부터 모든 실리콘 이산화물 에칭 잔류물이 제거하도록 선택된다.
본 발명에 따른 실시예에서, 실리콘 함유 재료(금속 실리사이드, 단결정 실리콘, 다결정 실리콘, 실리콘 질화물 또는 실리콘 산화물)를 포함하는 기판은 에칭 공정의 완료시에 챔버 표면상에 형성된 모든 에칭 잔류물을 실질적으로 제거하기 위해 선택된 용적 유량비로 Cl2, N2, 및 CF4를 포함하는 처리 가스 플라즈마를 이용하여 에칭된다. 바람직하게, Cl2, N2, 및 CF4의 용적 유량비는 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 챔버 내에 적어도 2000개의 기판을 에칭함으로써 발생된 모든 에천트 잔류물을 제거하도록 선택된다. CF4 : (Cl2 + N2)의 용적 유량비의 비는 대략 1:20 내지 1:1이 바람직하다. 또다른 실시예에서, 상기 공정은 Cl2 , N2, SF6 을 포함하는 처리 가스를 이용하며, 바람직하게 SF6 : (Cl2 + N2)의 용적 유량비는 대략 1:20 내지 1:1 이다. 또 다른 실시예에서, 적절한 처리 가스는 Cl2 , N2, NF3 을 포함하며, NF3 : (Cl2 + N2)의 용적 유량비는 대략 1:20 내지 1:1 이다.
상기 방법은 실리콘 이산화물층 위로 증착된 실리콘 질화물층을 에칭하고, 동시에 실리콘 이산화물 함유 에칭 잔류물의 에칭 챔버를 세정하기 위해, 또는 텅스텐 실리사이드 및 폴리실리콘 층으로 구성된 폴리사이드 구조물과 같은 다중층을 포함하는 기판을 에칭하는데 특히 유용하다. 다중층은 다중 스테이지의 공정에서 에칭된다. 제 1 에칭 스테이지에서, 제 1 에천트 가스는 챔버 내부로 주입되며 제 1 층을 에칭하기 위해 제 1 에천트 가스로부터 플라즈마가 발생된다. 제 2 에칭 스테이지에서, 제 2 에천트 가스는 챔버 내부로 주입되며 제 2 층을 에칭하기 위해 제 2 에천트 가스로부터 플라즈마가 발생한다. 하나 이상의 스테이지에서, 세정 가스는 에칭 챔버 표면 상에 형성된 모든 실리콘 이산화물 에칭 잔류물을 모든 에칭 스테이지에서 제거하는 세정 플라즈마를 발생시키기 위해 에천트 가스에 부가된다.
또 다른 실시예에서, 본 발명에 따른 방법은 반도체 기판을 제조하는데 유용하다. 이 방법에서, 기판을 에칭하기 위해 에천트 가스를 포함하는 처리 가스가 챔버 내부로 주입되며 기판을 에칭하기 위해 에천트 가스로부터 플라즈마가 발생된다. 기판이 에칭되는 동안 챔버 표면을 세정하기 위해 세정 가스가 처리 가스에 부가된다. 세정 가스는 충분한 시간 동안 부가되며, 에칭 공정중에 형성되거나 증착된 모든 에칭 잔류물을 제거하도록 세정 가스 대 에천트 가스의 용적 유량비는 충분히 높다.
본 발명에 따라 기판(25)을 에칭하는데 적합한 장치(20)는, 도 2에 개략적으로 도시되어진 바와 같이, 기판을 처리하기 위해 공정 영역을 형성하는 밀폐된 공정 챔버(30)를 포함한다. 로드 락 이송 영역(도시되지 않음)이 기판(25)의 카세트를 고정하기 위해 저압에서 유지된다. 반도체 기판(25)을 처리하는데 적합한 본 명세서에 도시된 장치(20)의 특정 실시예는 본 발명을 도시하기 위해 제공되어진 것으로, 본 발명을 제한하려는 것은 아님을 인지해야 할 것이다. 밀폐된 챔버(30)는 금속, 세라믹, 유리, 중합체, 및 복합 재료 등의 다양한 재료 중의 하나로부터 제조된 바닥 벽(50) 및 측벽(45)을 갖는다. 에칭 챔버(30) 내에 형성된 공정 영역은 기판 바로 위에 위치하고 기판(25)을 둘러싸고 있으며, 적어도 대략 10,000cm3, 보다 바람직하게 대략 10,000 내지 50,000cm3의 체적을 갖는다. 챔버는 편평하거나, 장방형, 아치형, 원추형, 돔-형, 또는 다중 반경의 돔 형상을 취한 실링(55)을 포함한다. 바람직하게, 실링(55)은 플라즈마 공정 영역의 전체 체적에 대해 플라즈마 소스 전력이 균일하게 분배되도록 돔 형상을 취하고 있다. 돔 형상의 실링(55)은 편평한 실링보다 기판 중심(60)으로부터 멀리 있어 편평한 실링보다 기판 표면에 대해 보다 균일한 플라즈마 이온 밀도를 제공하도록 기판(25) 부근에서 해리된 이온 재결합 손실을 감소시킬 수 있다. 돔 형상의 실링(55)은 편평한 돔 형상, 원추형, 절두 원추형, 원통형, 또는 이런 형상의 조합을 취할 수 있고, 기판(25) 위로 돔 형상의 표면을 제공한다.
처리 가스는 가스 유량 제어 밸브(80)를 작동시키는 종래의 컴퓨터 시스템(75)을 포함하는 가스 유량 제어 시스템 및 처리 가스 공급원(70)을 포함하는 가스 분배 시스템(65)을 통해 챔버(30) 내부로 주입된다. 가스 분배 시스템(65)은 (도시된 것과 같이) 기판(25) 외주 부근에 위치된 가스 출구(85), 또는 챔버 내에 출구(도시되지 않음)를 갖는 챔버(30)의 실링 상에 장착된 샤워헤드를 포함할 수 있다. 제 2 가스 공급 시스템(200)은 전자 작동식 밸브(205)를 거쳐 챔버(30)에 세정 가스를 제공한다. 소모된 처리 가스 및 에천트 부산물은 (일반적으로, 1000 liter/sec 러핑(roughing) 펌프를 포함한) 공정 챔버(30)로부터 챔버(30) 내에서 대략 10-3 mTorr의 최소 압력의 달성이 가능한 배기 시스템(90)을 통해 배기된다. 챔버(30) 내에 처리 가스의 압력 및 소모된 처리 가스의 유량을 제어하기 위해 메커니즘(90)에 쓰로틀(throttle) 밸브(95)가 제공된다. 바람직하게, 기판 표면(105) 부근에 보다 대칭적이고 균일한 가스 종의 분포가 제공되도록 챔버(30) 밖으로 가스를 펌핑시키기 위해 비대칭 펌핑 채널(100)이 이용된다.
챔버의 공정 영역 내부로 전계를 결합시키는 플라즈마 발생기(110)를 이용하여 챔버(30) 내부로 주입된 처리 가스로부터 플라즈마가 발생한다. 적합한 플라즈마 발생기(110)는 공정 챔버(30)의 중심을 지나 연장하며 기판(25)의 평면과 수직인 종방향 수직축과 일치하는 중심축과 원형 대칭인 하나 이상의 인덕터 코일로 구성되는 인덕터 안테나(115)를 포함한다. 바람직하게, 인덕터 안테나(115)는 1 내지 10 회의 권선수, 보다 일반적으로 2 내지 6회의 권선수를 갖는 솔레노이드 코일을 포함한다. 솔레노이드 코일의 배열 및 수는 플라즈마에 근접하게 결합하여 강한 유도 플럭스 연계를 제공하도록 실링(55) 부근에 전류 및 안테나 권선의 소정 곱(product)(d/dt)(N·l)을 제공하기 위해 선택되며, 그 결과, 본 명세서에 참고로 기술된, 미국 특허 출원 제 08/648,254호에 기술된 바와 같이 기판(25)에 인접한 플라즈마 영역 내에 보다 큰 플라즈마 이온 밀도를 제공한다. 인덕터 안테나(115)가 돔형 실링(55) 부근에 위치될 때, 챔버(30)의 실링은 구부러진 형상을 제공하기 위해 서로 결합된 실리콘 또는 실리콘 이산화물의 타일 또는 기계가공된 실리콘 이산화물 슬래브와 같은 RF 전계에 투명한 절연 재료를 포함한다. 바람직하게, 공정 챔버(30)의 측벽(45) 부근에 감긴 인덕터 코일(115)은, 이온 밀도가 인덕터 코일(115) 부근의 국부적인 이온화에 의해 영향을 받기 때문에, 기판 중심(60) 바로 위에 증가된 플라즈마 이온 밀도를 제공하는 "편평화된" 돔 형상을 갖는 다중 반경 돔 형상의 인덕터 코일이며, 다중반경 인덕터 코일은 반구형 코일 보다는 기판 중심(60)에 더 근접한다. 또 다른 바람직한 실시예에서, 실링(55)은 적어도 중심 반경(R) 및 코너 반경(r)을 갖는 다중반경 돔을 포함하며, 여기서 r은 중심 반경 R 보다 적으며, R/r은 대략 2 내지 10의 범위를 갖는다.
플라즈마 영역 내에 형성된 플라즈마는 자기 강화 반응기를 이용하여 강화될 수 있으며, 영구 자석 또는 전자석 코일 등의 자계 발생기(도시되지 않음)가 플라즈마의 밀도 및 균일도를 증가시키기 위해 플라즈마 영역 내에 자계가 인가되도록 이용된다. 바람직하게, 자계는 1989년 6월 27일 특허 허여된 미국 특허 제 4,842,683호에 기술된 것과 같이 기판의 평면에 평행한 자계 회전축을 갖는 회전 자계를 포함하며, 상기 특허는 명세서에 참고로 기술되어 있다. 챔버 내의 자계는 플라즈마 내에 형성된 이온의 밀도를 증가시키기 위해 충분히 강해야 하며, CMOS 게이트와 같은 피쳐에 차지-업(charge-up) 손상을 감소시키기 위해 충분히 균일하다. 일반적으로, 기판의 표면상에 있는 측정된 바와 같이 자계는 대략 500 가우스 미만이며, 보다 일반적으로 대략 10 내지 100 가우스, 및 가장 일반적으로 대략 10 내지 30 가우스의 범위를 갖는다.
인덕터 안테나(115) 외에, 하나 이상의 공정 전극이 챔버(30) 내에 플라즈마 이온을 가속화시키거나 활성화시키기 위해 이용될 수 있다. 공정 전극은 챔버의 실링(55) 및/또는 측벽(45)과 같이 공정 챔버(30)의 벽을 형성하는 제 1 전극(120)을 포함한다. 제 1 전극(120)은 기판(25) 아래의 제 2 전극(125)에 용량성 결합된다. 전극 전압 공급원(155)은 서로에 대해 상이한 전위에서 제 1 전극(120) 및 제 2 전극(125)을 유지하는 RF 전위를 공급한다. 인덕터 안테나(115)에 인가된 RF 전압의 주파수는 일반적으로 대략 50 KHz 내지 60 MHz이며, 보다 일반적으로 대략 13.56 MHz이며, 안테나에 인가된 RF 전압의 전력 레벨은 대략 100 내지 5000 와트이다.
밀폐된 챔버(30)는 상이한 기능을 제공하는 하나 이상의 세라믹 표면을 포함한다. 예를 들어, 바람직한 일 실시예에서, 공정 챔버의 벽(45, 50, 55)은 특정 에천트 가스 조성물의 화학적인 부식으로부터 보호되도록 붕소 카바이드, 붕소 질화물, 실리콘, 실리콘 산화물, 실리콘 카바이드, 또는 실리콘 질화물 등의 세라믹 재료로 코팅된다. 예를 들어, 붕소 카바이드는 불소화된 가스 환경에 챔버 측벽(45)을 부식으로부터 보호하는데 유용하다. 또다른 예로서, 사파이어(알루미늄 산화물) 가스 분배판은 챔버(30) 내부로 처리 가스를 방출하는데 이용될 수 있다. 챔버가 세라믹 표면을 포함하는 경우, 에칭 잔류물은 제거가 어려운데, 이는 에칭 잔류물이 알루미늄 산화물, 알루미늄 질화물, 실리콘, 및 실리콘 산화물 세라믹 표면과 같은 챔버(30)의 세라믹 표면(예를 들어, 고 반응성 작용기를 갖는 모놀리식 세라믹 재료(135)의 표면)의 일부와 반응하기 때문이다. 예를 들어, 산소 또는 수분 Al-OH 표면 작용기에 노출될 때 알루미늄 산화물 또는 질화물 표면은 에칭 잔류물과 화학적으로 반응하여 챔버 표면 또는 부품상에 경질의 부착성 코팅물을 형성한다.
공정 챔버(30) 내에서 유용한 다른 세라믹 표면은 기판(25)을 수용하기 위해 세라믹 수용면(140)을 갖는 모놀리식 세라믹 부재(135)이다. 적합한 세라믹 재료는 하나 이상의 알루미늄 산화물, 알루미늄 질화물, 붕소 카바이드, 붕소 질화물, 실리콘, 실리콘 산화물, 실리콘 카바이드, 실리콘 질화물, 및 티타늄 산화물을 포함한다. 제 2 전극(125)은 세라믹 전극을 세라믹 재료가 완전히 둘러싸도록 세라믹 부재(135) 내에 삽입되어 단일의 모놀리식 세라믹 부재를 형성한다. 제 2 전극(125)은 텅스텐, 탄탈, 또는 몰리브데늄과 같은 전기적 전도성 금속으로부터 제조된다. 삽입된 제 2 전극(125)은 "핫(hot)" RF 전위가 인가된 도전체이며, 챔버(30)내의 다른 전극은 제 2 전극(125)에 대해 전기 접지 또는 플로팅 전위를 포함하는 상이한 전위에서 유지된다. 단일의 세라믹 부재(135) 내에 삽입됨으로써, 제 2 전극(125)은 추가의 절연 차폐물에 의해 챔버(30)로부터 전기적으로 절연될 필요가 없어, 그 결과 제 2 전극(125)과 접지된 챔버 벽(45, 50) 사이에서 야기되는 챔버(30)내에 기생 캐패시턴스 임피던스 부하가 감소된다. 제 2 전극(125)은 제 2 전극(125)에 접속되도록 세라믹 부재(135)를 통해 삽입된 전기 전체(150)를 통해 인가된 DC 척킹 전압을 이용하여 세라믹 부재(135)의 수용면(140)에 기판(25)을 정전기적으로 보유하기 위한 정전기 전하를 발생시키는 정전기 척(145)으로 작용한다.
제 1 및 제 2 전극(120,125)은 제 2 전극(125)에 RF 전압을 발생시키는 플라즈마를 제공하기 위한 AC 전압 공급원(160), 및 전극(125)에 척킹 전압을 제공하기 위한 DC 전압 공급원(165)을 포함하는 전극 전압 공급원(155)에 의해 서로에 대해 전기적으로 바이어스된다. AC 전압 공급원(160)은 챔버(30) 내에 용량성 결합된 플라즈마를 형성하기 위해 13.56 MHz 내지 400 KHz의 하나 이상의 주파수를 갖는 RF 발생 전압을 제공한다. 전극(125)에 인가된 RF 바이어스 전류의 전력 레벨은 대략 50 내지 3000 와트이다. 척(145)에 기판(25)을 보유하는 정전하를 형성하기 위해 전극(125)에 개별 DC 전압이 인가된다. 전극(125)에 DC 척킹 전력을 제공하기 위해 전기 필터 및 브리지 회로에 RF 전력이 결합된다.
에칭 및 세정 공정
기판(25)상에 있는 하나 이상의 층을 에칭하고 동시에 에칭 챔버를 세정하기 위한 에칭 챔버(30)의 작동이 지금부터 설명될 것이다. 기판(25)은 예를 들어 MOS 트랜지스터용 게이트 산화물층으로 기능을 하는 실리콘 이산화물 하부층 및 텅스텐 실리사이드와 하부 폴리실리콘층의 조합인 폴리사이드 상부층을 포함하는 다수의 층을 갖는 실리콘 또는 갈륨 비소 웨이퍼와 같이 반도체 재료를 포함한다. 기판(25) 상의 금속 실리사이드층은 예를 들어, 텅스텐, 탄탈, 티타늄, 또는 몰리브데늄 실리사이드를 포함한다. 폴리실리콘층은 금속 실리사이드층 아래에, 그리고 실리콘 이산화물층 위에 놓여져 있다. 포토레지스트와 같이 패턴화된 마스크층, 또는 실리콘 이산화물 또는 실리콘 질화물 하드 마스크가 기판(25) 상에 형성된다. 마스크층 사이의 기판의 노출 부분은 MOS 트랜지스터용 게이트 전극을 제조하기 위한 콘택 홀; 통상적으로 게이트 전극으로 이용되는 폴리사이드 배선 피쳐; 및 실리콘 산화물/질화물층을 절연시킴으로써 분리된 두 개 이상의 전기적 도전층을 전기적으로 접속하는데 이용되는 다중층 금속 구조물인 비아와 같은, 피쳐를 형성하도록 에칭된다. 또다른 실시예에서, 기판은 실리콘(도핑되거나 또는 도핑되지 않은) 기판상에 실리콘 질화물층 또는 실리콘 산화물층을 포함한다.
본 발명의 공정을 수행하기 위해서는, 기판(25)은 로봇 아암(170)을 이용하여 로드 락 이송 챔버로부터 슬릿 밸브를 통해 챔버(30)로 이송된다. 리프트 핑거 어셈블리(도시되지 않음)는 기판(25)을 척(145)으로부터 상승시키거나 수용하기 위해 척(145) 내의 리프트 핑거 개구를 통해 연장하는 리프트 핑거를 갖추고 있다. 로봇 아암(170)은 기판(25)을 척(145)의 표면 위로 대략 2 내지 5 cm로 연장시키기 위해 공압식 리프트 메커니즘(180)에 의해 상승된 리프트 핑거(도시되지 않음)의 팁부 상에 위치시킨다. 컴퓨터 시스템의 제어하에서 공압식 메커니즘은 기판(25)을 정전기 척(145) 상으로 하강시키며, 기판(25)의 온도를 제어하기 위해 척 내의 개구부(175)를 통해 헬륨이 공급된다.
기판을 에칭하기 위한 에천트 가스를 포함하는 처리 가스는 가스 출구(85)를 통해 챔버(30) 내부로 주입되며, 챔버는 일반적으로 0.1 내지 400 mTorr의 범위의 압력에서 유지된다. 기판(25)상의 층을 에칭하기에 적합한 에천트 가스는 예를 들어, HCl, BCl3, HBr, Br2, Cl2, CCl4, SiCl4, SF6, F, NF3, HF, CF3, CF4, CH3F, CHF3, C2H2F2, C2H4F6, C2F6, C3F8, C4F8, C2HF5, C4F10, CF2Cl2, CFCl3, O2, N2, He 및 이들의 혼합물을 포함한다. 에천트 가스는 높은 에칭 속도를 제공하고, 에칭될 특정층의 높은 에칭 선택성을 제공하도록 선택된다. 다중층은 연속적으로 에칭되며, 제 1, 제 2, 제 3, 등의 에천트 가스 조성은 각각의 특정 층을 에칭하기 위해 챔버 내부로 연속적으로 주입된다. 도 2를 참조하면, 챔버(30) 내부로 유도적 및/또는 용량성 결합 에너지에 의해 플라즈마 발생기(110)를 이용하여 에천트 가스로부터 플라즈마가 활성화된다. 예를 들어, 플라즈마는 챔버(30)를 둘러싼 인덕터 안테나(115)에 RF 소스 전류를 인가하고, 전극(120,125)에 RF 바이어스 전압을 인가함으로써 형성될 수 있다. 에천트 가스는 챔버(30)로부터 배기된 휘발성 가스종을 형성하여 기판(25) 상에 있는 층을 에칭하는 이온 및 중성을 형성하기 위해 인가된 전계 내에서 이온화된다.
본 공정은 기판(25) 상에 있는 하나 이상의 층의 에칭과 동시에 에칭 공정이 수행되는 플라즈마 에칭 챔버(30)의 세정이, 에칭 공정 중단 없이 수행할 수 있다. 하나 이상의 에칭 공정 단계에서, 세정 가스는 임의의 에칭 단계에서 형성된 에칭 잔류물, 또는 모든 에칭 단계에서 형성된 잔류물이 에칭 공정 동안에 실질적으로 전체 제거되도록 선택된 용적 비율로 에천트 가스에 부가된다. 바람직하게, 에천트 가스는 하나 이상의 Cl2, N2, O2, HBr, 또는 He-O2를 포함하며, 세정 가스는 하나 이상의 NF3, CF4, 또는 SF6을 포함한다. 본 발명자는 상기 가스들의 조합이 특이하고 예상하지 못한 에칭 및 세정 특성을 제공함을 발견하였다.
세정 가스 대 에천트 가스의 용적 유량비는 기판 처리과정 사이에 챔버(30)를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 적어도 2000개의 기판(25), 보다 바람직하게 적어도 3000개의 기판 처리로부터 발생된 에천트 잔류물을 제거하기 위해 선택된다. 세정 가스 대 에천트 가스의 적합한 용적 유량비는 대략 1:20 내지 대략 1:1 이며, 보다 바람직하게는 대략 1:10 내지 대략 2:3 이며, 가장 바람직하게는 대략 2:3이다. 세정 가스 대 에천트 가스의 용적 유량비, 실질적으로 챔버 표면(45,50,55) 상의 모든 에천트 잔류물은 챔버 표면을 부식시키지 않고 제거된다. 또한, 챔버 표면이 별도의 챔버 조절 또는 시즈닝 단계를 필요로 하지 않고, 에천트 및 세정 가스 조합 단계에 의해 세정되고 조절된다는 것이 예상치 않게 발견되었다. 기판(25)의 에칭 및 동시에 챔버(30)내의 표면으로부터 에칭 잔류물을 제거하는 상승작용(synergism)은 (별도의 세정 또는 조절 단계를 요구하지 않고 또는 에칭 공정을 종결하지 않고) 기판에서 기판으로부터 개선된 공정 안정성, 및 증가된 공정 산출량을 제공한다.
본 발명의 일실시예에서, 금속 실리사이드 또는 실리콘(즉, 다결정 또는 단결정 실리콘)을 포함하는 기판(25)은 에칭 공정의 완료시에 챔버 표면 상에 형성된 거의 모든 에칭 잔류물을 제거하도록 선택된 용적 유량비로 Cl2, N2, 및 CF4, 및 선택적으로 O2를 포함하는 처리 가스 플라즈마를 이용하여 에칭된다. 바람직하게, Cl2, N2, 및 CF4 의 용적 유량비는 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 챔버(30)내에서 적어도 2000개의 기판(25)을 에칭함으로써 발생된 모든 에칭 잔류물을 제거하도록 선택된다. CF4 : (Cl2 + N2) 의 용적 유량비의 비율은 보다 바람직하게 약1:20 내지 약 1:1이다. 또다른 실시예에서, 공정은 Cl2, N2, SF6를 포함하는 처리 가스를 이용하며, 바람직하게 SF6 :(Cl2 + N2)의 용적 유량비는 대략 1:20 내지 대략 1:1이다. 또다른 바람직한 실시예에서, 적절한 처리 가스는 Cl2, N2, 및 NF3 를 포함한다. 바람직하게, NF3 : (Cl2 + N2) 의 용적 유량비는 대략 1:20 내지 대략 1:1이다.
세정 가스는 챔버 표면을 처리하고 조절하기 위해 단시간 동안 에칭 챔버(30)에 주입되며, 기판(25)은 에천트 가스에 의해 에칭된다. 에천트 가스를 포함하는 처리 가스가 챔버(30)로 주입되며, 처리 가스의 조성은 기판 상에 하나 이상의 상이한 재료층을 에칭하기 위해 소정의 에천트 가스 조성에 따라 조절된다. 에칭 공정 중에, 세정 가스가 처리 가스에 부가되며, 기판이 에칭된다. 예를 들어, (폴리실리콘층의 메인 에칭 동안에) 세정 가스는 폴리실리콘층을 에칭하기 위해 이용되는 에천트 가스에 부가되며 폴리실리콘 오버에칭 단계 이전에 중단된다. 활성화된 세정 가스는 챔버 표면에 화학적으로 부착되기 이전에 새롭게 증착된 에칭 잔류물을 제거하는 다수의 높은 반응성 세정 종을 제공한다. 또한, 제 1 에천트 가스 조성은 화학적으로 연성의 반응 조성을 갖는 챔버 표면에 약하게 부착되는 제 1 에칭 잔류물을 발생시킬 수 있다. 그러나 제 2 에천트 가스가 챔버 내에 주입될 때, 제 2 에천트 가스는 제 1 에칭 잔류물과 반응할 수 있으며 화학적으로 단단하게 부착되는 잔류물을 생성한다. 이러한 공정에서, 세정가스는 또다른 화학 가스 조성에 노출됨으로써 화학적으로 변경되기 이전에 새롭게 발생된 에칭 잔류물을 제거하기 위해, 에칭 공정의 제 1 단계 동안에 챔버로 주입된다. 챔버(30)로부터 세정 가스의 신속한 제거 및 높은 유량비는 챔버 표면 및 부품을 부식시키는 다른 화학종을 형성하기 위해 세정 가스의 결합 가능성을 감소시킨다. 이러한 메커니즘은 챔버(30)로부터 반응 부산물이 흘러져 나오는 가스의 높은 유량비에 의해 보다 촉진된다. 바람직하게, 활성화된 세정 가스는 벽(45, 50, 55) 및 챔버(30) 내의 부품을 부식시키지 않고, 에칭 잔류물을 세정하기 위해 대략 5 내지 100초의 시간 동안 대략 40,000 cm3 의 용적을 갖는 에칭 챔버(30)에 대한 적어도 약 40 내지 약 200 sccm의 비율과 동일한 유량비 FR로 에칭 챔버로 주입된다.
처리가 완료된 후에, 기판(25)은 적절한 디척킹 수단에 의해 척과 분리된다. 공압식 리프팅 장치(180)는 기판을 리프트 핀 위로 상승시키기 위해 기판(25)과 척 사이에 삽입된 로봇식 이송 아암 및 기판(25)을 상승시키기 위해 정전기 척(145)을 통해 리프트 핀을 상승시킨다. 그리고 나서, 리프트 핀은 척(145) 속으로 수축되고, 로봇식 아암은 제 1 기판(25)을 에칭 챔버(30)로부터 진공 환경이 유지된 이송 챔버로 전달된다.
다중 에칭 스테이지
본 발명에 따른 공정의 또 다른 실시예에서, 기판 상에 있는 다중층을 에칭하기 위해 다중 스테이지가 이용되며, 도 3에 도시되어진 바와 같이, 하나 이상의 다중 에칭 단계에서 챔버 표면상에 증착된 에칭 잔류물을 제거하기 위해 스테이지 중 적어도 하나의 스테이지에 세정 가스가 주입된다. 이러한 공정은 예를 들어, 텅스텐 실리사이드와 폴리실리콘층의 다중층을 포함하는 폴리사이드 구조물의 에칭 또는 실리콘 웨이퍼 상에 있는 실리콘 질화물층 또는 실리콘 이산화물층을 에칭하는데 유용하다. 본 발명에 따른 공정이 이러한 층들의 에칭에 대해서 기술되어 있으나, 상기 공정들은 금속층 및 실리콘 이산화물 층 등의 다른 층들을 에칭하는데 이용될 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명에 다른 공정은 상기 실시예들로 제한되지 않으며 본 명세서에 제공된 방법은 극히 예시적이다.
다중 스테이지 공정은 다수의 에칭 스테이지를 포함한다. 제 1 에칭 스테이지에서, 제 1 에천트 가스가 공정 챔버(30) 내부로 주입되며, 기판(25) 상에 있는 제 1 층(예를 들어, 텅스텐 실리사이드층)을 에칭하기 위해 제 1 에천트 가스로부터 플라즈마가 형성된다. 제 1 또는 텅스텐 실리사이드층은 일반적으로 염소-함유 가스, 예를 들어 염소 및 질소, 및 선택적으로 산소 혼합물을 포함하는 제 1 에천트 가스 처리 가스를 이용하여 에칭된다. 바람직하게, 염소 대 질소의 용적 유량비는 대략 1:3 내지 대략 1:1이며, 보다 바람직하게는 대략 2:3 이다. 챔버(30) 내의 압력은 1 내지 10 Torr에서 유지되며, 인덕터 코일 공급 전력 레벨은 200 내지 800 와트에서 유지되며, 공정 전극 RF 바이어스 전력 레벨은 20 내지 120와트에서 유지된다.
제 2 에칭 스테이지에서, 제 2 에천트 가스가 챔버(30) 내부로 주입되며, 제 1 층의 에칭이 완료된 이후에 제 2 층(예를 들어, 텅스텐 실리사이드층 아래에 폴리실리콘 층)을 에칭하기 위해 플라즈마가 형성된다. 제 2 또는 폴리실리콘층은 하나 이상의 에칭 공정 단계에서 에칭될 수 있으며, 에천트 가스 조성은 각각의 에칭 단계 동안 변경될 수 있다. 적합한 제 2 에천트 가스 조성은 20 내지 120 sccm의 유량비에서 Cl2, 대략 80 내지 240 sccm에서 HBr, 및 대략 2 내지 10 sccm에서 He-O2 를 포함한다. 챔버 압력은 대략 25 내지 200 mTorr이다. 인덕터 안테나(115)에 인가된 공급 전류의 전력 레벨은 대략 200 내지 800 와트 범위이고, 공정 전극(120,125)에 인가된 전압의 바이어스 RF 전력 레벨은 대략 20 내지 120 와트의 범위이다.
하나 이상의 제 1 및 제 2 스테이지에서, 임의의 스테이지 내에 형성된 에칭 잔류물이 에칭 공정 중에 완전히 제거되도록 선택된 용적 유량비로 에천트 가스에 세정 가스가 부가된다. 전형적으로 제 1 및 제 2 스테이지 내에 형성된 에칭 잔류물은 할로겐, 탄소, 수소, 및 산소를 함유한 중합체 유기 화합물을 포함한다. 실리콘 함유층이 에칭될 때, 에천트 잔류물은 기판(25) 상에 텅스텐 실리사이드 및 폴리실리콘 층의 에칭 동안에 주로 형성된 실리콘 이산화물 화합물을 포함한다. 그러나 에칭 잔류물의 조성은 제 1 층으로부터 제 2 층으로 변경될 수 있으며, 제 1 에칭 잔류물은 W 및 Si종으로 구성되며, 제 2 에칭 잔류물은 Si 및 O종으로 구성된다. 따라서, 텅스텐 실리사이드 층이 에칭된 제 1 에칭 단계에서 형성된 제 1 에칭 잔류물, 및 폴리실리콘 층이 에칭된 제 2 에칭 스테이지 중에 형성된 제 2 에칭 잔류물을 제거하기에 적합한 용적 비로 제 1 또는 제 2 스테이지 내의 처리 가스에 세정 가스가 부가된다. 세정 가스 대 에천트 가스의 적합한 용적 용량비는 대략 1:10 내지 대략 2:3임을 발견하였다. 예를 들어, 대략 80 sccm Cl2 및 40 sccm N2의 제 1 에천트 가스의 유량비에 대략 2:3의 세정 가스 대 제 1 에천트 가스의 용적 비를 제공하기 위해, 80 sccm의 유량의 CF4를 포함하는 세정 가스가 부가된다. 세정 가스 대 에천트 가스의 용적 유량비에서, (에칭 공정의 상이한 스테이지 중에 형성된) 챔버 표면상의 모든 에천트 잔류물은 챔버 표면을 부식시키지 않고 제거된다. 또한, 챔버 표면이 별도의 시즈닝 또는 조절 공정 단계를 필요로 하지 않고, 에천트 및 세정 가스에 의해 세정되고 조절된다는 것이 예상치 못하게 발견하였다.
본 발명의 챔버 처리 공정은 에칭 공정의 수행 동안 에칭 잔류물의 두께 또는 화학 조성과는 관계없이, 에칭 잔류물을 균일하게 제거시킨다는 것이 밝혀졌다. 종래 기술의 세정 공정 특히, 작업자에 의해 수행된 공정은 때때로 챔버 표면상에 형성된 에칭 잔류물 증착물을 균일하게 세정하고 제거하지 못한다. 챔버 표면에서 쌓인 에천트 증착물은 챔버 내에서 에칭된 기판(25)의 에천트 증착물 및 오염물을 벗겨낸다. 거의 모든 챔버 표면에 대해 형성된 에칭 잔류물을 균일하게 제거함으로써, 이러한 오염인자 및 최종적으로 기판(25) 수율 감소가 실질적으로 최소화된다.
세정 가스는 종래 인슈트 플라즈마 세정 단계와 비교하여, 챔버에 부식 손상을 덜 초래하는데, 이는 에칭 챔버 내에 플라즈마의 감소된 에너지 레벨로 인해서이다. 이는 종래 기술 공정으로는 달성하기 어려우며, 잔류 증착물을 제거하기 위해 이용되는 고 전력 플라즈마는 챔버 표면 및 부품의 광범위한 부식을 초래한다. 챔버 부품을 교체해야 하는 필요성을 감소시킴으로써, 챔버(30) 작동 비용 및 기판(25)당 비용이 상당히 감소된다. 더욱이, 챔버 벽 및 부품을 습식 세정하기 위해 공정을 중단하기보다는, 기판(25)을 에칭하는 동안 인슈트로 챔버(30)를 효과적으로 세정하기 위해 활성화된 세정 가스가 이용될 수 있으며, 이로 인해 에칭 처리량 증가 및 기판 당 비용을 보다 감소시킨다. 세정 공정은 적어도 2개의 요인에 의해 챔버 수명을 증가시키고 기판상에 있는 벗겨진 에천트 부산물의 증착을 감소시킴으로써 기판 수율을 증가시킬 것으로 예상된다.
세정 가스는 챔버(30)내의 표면으로부터 화학적으로 부착된 에천트 증착물을 제거하며, 세정 공정 이후에 챔버 조절 공정을 필요로 하지 않고 원래의 화학 반응성 및 상기 표면의 표면 작용기를 회복시킨다. 세정 및 처리 공정은 챔버 표면과 화학적으로 반응하여 강하게 부착되는 에칭 잔류물을 세정하는데 특히 유용하다. 세정 가스는 에칭 공정과 화학적으로 양립하는 표면 화학특성 및 표면 작용기를 제공하기 위해 세라믹 표면을 처리하고 재조절하는데 효과적이다. 조절된 세라믹 표면은 습식 세정 또는 RIE 세정 공정 등의 대안의 챔버 세정 공정에 의해 제공된 것보다 챔버(30) 내에 보다 재현가능한 에칭 특성을 제공한다. 챔버(30) 내에서 수행된 에칭 공정의 개선된 재현성은 상당히 바람직하다.
실시예 1
챔버를 세정하지 않고 3000개의 웨이퍼의 연속 에칭
다음의 실시예는 본 발명에 따른 에칭 및 세정 공정의 효과를 도시하고 있다. 상기 실시예에서, 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스로부터 구입가능한 실리콘 DPS 공정 챔버는 기판상에 폴리사이드 층을 에칭하기 위해 이용된다. 상기 실시예에서, 기판은 3000Å의 폴리실리콘 및 3000Å의 WSiX 로 구성되는 폴리사이드 층으로 덮여진 1000Å의 SiO2 하부층으로 구성되는 실리콘 웨이퍼를 포함한다. 3000개 이상의 웨이퍼가 에칭 챔버(30) 내에 연속적으로 에칭되며, 피쳐의 에칭된 특성, 에칭 속도, 및 에칭 선택비가 때때로 측정된다.
텅스텐 실리사이드 에칭 공정은 80 sccm의 Cl2 및 40 sccm의 N2 로 구성되는 제 1 에천트 가스의 유량비를 이용한다. 제 1 에천트 가스에 80 sccm의 유량비의 CF4 로 구성되는 세정가스가 부가되며, 대략 2:3의 세정 가스 대 에천트 가스의 용적 유량비가 제공된다. 챔버 내의 압력은 4 mTorr에서 유지되며, 인덕터 코일 소스 전력 레벨은 600 와트에서 유지되며 공정 전극 RF 바이어스 전력 레벨은 60 와트에서 유지된다.
기판(25) 상의 폴리실리콘층은, 기판상의 실리콘 이산화물 하부층을 에칭하지 않고 에칭 공정을 중지하기 위해, 메인 에칭 스테이지 및 "오버에칭(overetch)" 스테이지를 포함하는 두 스테이지에서 에칭된다. 메인 에칭 스테이지는 폴리실리콘층이 완전히 에칭되기 직전에 중지되며, 오버에칭 스테이지는 폴리실리콘층의 잔류 부분이 에칭되도록 수행된다. 일반적으로, 에천트 가스의 할로겐 함량은 보다 느리며 보다 제어가능한 에칭 속도를 얻기 위해 오버에칭 스테이지에서 감소된다. 예를 들어, 메인 에칭 스테이지에서, 폴리실리콘층은 60 sccm의 Cl2 , 140 sccm의 HBr, 5 sccm의 He-O2를 포함하는 에천트 가스를 사용하여 에칭된다; 인덕터 안테나(115)에 인가된 소스 전류는 480와트이며, 공정 전극(120,125)에 인가된 전압의 바이어스 RF 전력 레벨은 64와트이다. 오버에칭 공정 스테이지에서, 에천트 가스는 90 sccm의 HBr, 5 sccm의 He-O2를 포함하며, 챔버 압력은 50 mTorr, 소스 전력 레벨은 400와트이며, RF 바이어스 전력 레벨은 140와트이다.
한가지 놀라운 발견은 에천트 가스 및 세정 가스의 조합이 공정의 제 1 스테이지에서 폴리실리콘에 대해 텅스텐 실리사이드 에칭을 위해, 높은 에칭 속도 및 에칭 선택비를 제공한다는 것이다. 도 4a는 3000개의 웨이퍼에 대한 텅스텐 실리사이드 및 폴리사이드 에칭 속도가 에칭 챔버 내에서 연속적으로 처리됨을 도시하고 있다. 종래 기술의 에칭 공정은 200 내지 300개의 웨이퍼의 처리 이후에 챔버의 세정 및 조절을 필요로 하는데, 이는 다수의 웨이퍼의 처리 이후에 챔버 표면상에 에칭 잔류 증착물로 인해 높은 입자 오염 레벨 및 에칭 속도 및 에칭 선택비의 편차 때문이다. 반대로, 본 발명에 따른 에칭 및 그와 동시의 세정 공정은 챔버(25)를 세정하지 않고 3000개의 웨이퍼를 연속적으로 에칭하는 동안에, 3000 Å/min의 일정하게 높고 균일한 텅스텐 실리사이드 에칭 속도 및 대략 1.7%의 에칭 속도의 편차를 제공한다. 유사하게, 폴리실리콘 에칭 속도는 대략 2350 Å/min의 높은 속도로 유지된다.
에천트 가스 및 세정 가스는 3000개 이상의 웨이퍼 처리를 위해 텅스텐 실리사이드 및 폴리실리콘을 에칭하는데 균일하고 일정한 에칭 속도가 제공됨을 발견하였다. 텅스텐 실리사이드 및 폴리실리콘 에칭 속도 균일도가 3000개의 웨이퍼 공정 사이클 중에 측정되었다. 텅스텐 실리사이드 에칭 속도는 8% 미만으로 가변되며 폴리실리콘 에칭 속도는 2% 미만으로 가변된다. 또한, 에천트 및 세정 가스는 폴리실리콘에 대해 텅스텐 실리사이드를 에칭하기 위해 1.2의 에칭 선택비를 제공하는 것으로 발견되었으며, 이는 일반적으로 0.6 내지 0.8의 범위를 갖는 종래 기술 폴리사이드 에칭 공정의 에칭 선택비보다 적어도 50% 높다. 예를 들어, 도 4b는 텅스텐 실리사이드 대 폴리실리콘의 평균 에칭 선택비가 3000개의 웨이퍼 배치에 대해 대략 1.3:1임을 나타내고 있다. 또한, 에칭 선택비는 모든 3000개의 웨이퍼의 에칭을 위해 웨이퍼로부터 웨이퍼까지 대략 0.02로 가변된다.
더욱이, 상당히 높은 폴리실리콘 대 실리콘 이산화물 에칭 속도 및 에칭 선택비가 얻어지며, 또한 제 2 단계 공정중에 폴리실리콘 에칭 속도는 3000개의 웨이퍼의 에칭에 대해 비교적 균일함을 발견하였다. 도 5a에 도시된 것과 같이, 2204Å/min의 폴리실리콘 에칭 속도가 얻어지며, 168Å/min의 극히 낮은 실리콘 이산화물 에칭 속도가 얻어진다. 이러한 결과는 폴리실리콘 대 실리콘 산화물 에칭 선택비가 13:1이며, 이는 하부 실리콘 이산화물층이 상부의 폴리실리콘층을 에칭하는 동안 전혀 에칭되지 않았음을 의미한다. 이러한 높은 에칭 선택비는 하부의 전기 절연 실리콘 이산화물층의 오버에칭 및 돌파(breakthrough)를 방지하기에 상당히 바람직하다. 도 5b는 기판상의 폴리실리콘층을 에칭하기 위한 에칭 속도의 안정도 및 균일도를 나타내고 있다. 1855Å/min의 폴리실리콘 오버에칭 속도가 얻어지며, 폴리실리콘 오버에칭 속도의 균일도는 전체 3000개의 웨이퍼 배치 공정 동안 6% 미만이 된다.
웨이퍼 상에 에칭된 피쳐에 대한 임계 치수의 편차가 측정되어, 도 6에 도시되어 있다. 종래의 에칭 공정은 가끔 집적회로의 설계에서 에칭된 피쳐의 전기적인 특성을 측정하기 위해 이용되는 에칭된 피쳐의 미리 정해진 원하는 치수인 임계 치수를 유지하지 못한다. 보다 새로운 집적회로에서, 상호연결 라인의 라인 폭 및 접촉 플러그의 직경은 보다 높은 집적도를 달성하기 위해 점차 0.25 마이크론 이하가 된다. 이러한 피쳐의 전기 저항성이 에칭된 피쳐의 횡단면적과 비례함으로 인해, 피쳐의 편차없이 일정하고 균일한 치수를 유지하는 것이 중요하다. 피쳐의 공간에 따라 변하는 테이퍼링 단면 및 단면 프로파일은 집적 회로 내에서 더 이상 허용되지 않는다.
임계 치수는 일반적으로 저항 피쳐의 폭(Wr) 및 에칭된 피쳐의 폭(We) 사이의 비 또는 차이로 측정된다. 에칭된 피쳐의 폭 대 저항 피쳐의 폭이 보다 근접하게 되면, 에칭된 피쳐의 전기적 특성이 보다 신뢰성 있게 된다. 본 발명에 따른 실시예에서, 도 6에 도시된 것과 같이, (근접 이격된 에칭된 피쳐를 갖는) 기판의 조밀하게 패키지된 피쳐 부분은 대략 0.4 마이크론의 임계 치수, 대략 0.04 마이크론의 임계 치수 바이어스를 나타낸다. 웨이퍼로부터 웨이퍼까지 임계 치수의 3σ 표준 편차 레벨은 대략 0.009 마이크론으로서, 극히 낮으며 기판에 대해 균일하고 일정한 에칭 특성을 나타낸다.
챔버(30)내에서 3000개 이상의 웨이퍼를 에칭하는 동안, 챔버 표면상에 형성된 에칭 잔류물로부터 벗겨 떨어지는 오염물은 25개 기판(25)의 랏(lot) 각각의 에칭이 완료된 이후에 예정된 시간 간격에서 측정된다. 입자 오염 레벨은 3mm 엣지를 제외하고 TENCOR Surfscan 6200을 이용하여 측정된다. 도 7a는 80sccm의 CF4, 80sccm의 Cl2, 40 sccm의 N2 를 포함하는 처리 가스가 챔버(30)로 흐를 때 오염물에 대한 평균 개수를 도시하고 있다. 오염물은 평균 대략 8.8개이며, 종래의 에칭 공정에서 얻어진 대략 60개의 종래 기술의 애더(Adder) 수보다 5 내지 6배 적은 수치이다. 도 7b는 80 sccm의 CF4, 80 sccm의 Cl2, 40 sccm의 N2 를 포함하는 처리 가스의 플라즈마에 대한 애더 오염물 레벨을 도시하고 있으며, 평균적으로 5.7개가 얻어지며, 이는 종래 기술보다 10배 적다. 애더 입자 수치에 부가적으로, 에칭 챔버 표면은 에천트 잔류 증착물에 대해 육안으로 검사된다. 3000개의 웨이퍼의 에칭 이후에도, 챔버 표면은 챔버 표면상에 남아있는 에칭 잔류물 없이 원래대로 깨끗하다. 또한, 건식 또는 습식 세정 공정은 챔버 벽의 세정, 시즈닝, 또는 조절을 필요로 하지 않으며, 3000개의 웨이퍼의 에칭 이후에도, 챔버를 세정하지 않고 종래 기술의 공정에서 에칭된 것보다 대략 3 내지 10배의 웨이퍼를 처리할 수 있다.
실시예 2 내지 7
높은 에칭 선택비 및 에칭 속도의 비교 실시예
상기 실시예에서, SiO2, 폴리실리콘, WSix, 및 레지스트를 갖는 실리콘 웨이퍼는 CF4의 세정 가스를 추가로 이용하거나 또는 이용하지 않고, Cl2-He-O2 가스 혼합물을 이용하여 에칭된다. 표 1은 기본 공정 및 CF4 추가 공정에 이용되는 공정 조건을 에칭 선택비, WSix, 및 폴리실리콘 에칭 속도에 대해 측정된 결과와 함께, 도시하고 있다. 모든 실시예에서, 에천트 가스는 100 sccm의 Cl2를 포함한다. 표 1에 도시된 추가의 에천트 및 세정 가스는 He-O2, 및 선택적으로 CF4를 포함한다. 챔버 내의 압력은 4 또는 9 mTorr 에서 유지되며, 소스 전력 레벨은 300 또는 500와트에서 유지되며, 공정 전극 RF 바이어스 전력 레벨은 60 와트에서 유지되며, 기판의 온도는 50℃에서 유지된다. 에칭된 피쳐의 특성, 에칭 속도, 및 에칭 선택비는 종래의 SEM 방법을 이용하여 측정된다.
표 1
HeO2 CF4 P Ws 저항 선택비 Wsi 대 폴리실리콘 선택비 Wsi 에칭 균일도(%) 폴리실리콘 에칭 균일도(%)
5 0 9 500 0.90 1.09 3.09 3.02
5 20 9 500 1.17 1.25 2.87 2.20
5 40 9 300 1.08 1.19 3.19 2.59
5 20 4 500 1.08 1.33 2.05 3.19
0 0 9 500 0.83 1.01 3.53 2.62
10 20 9 500 1.17 1.23 2.78 2.29
표 1은 대략 1.1보다 큰, 레지스트에 대한 텅스텐 실리사이드의 에칭에 높은 에칭 선택비가 제공된, 실시예 3 및 실시예 7 에서 Cl2, He-O2, 및 CF4의 조합을 도시하고 있다. 이러한 에칭 선택비는 단지 Cl2만 사용하거나 Cl2 및 HeO2를 이용하는 실시예 2와 6의 종래의 에칭 공정에 의해 제공되는 것보다 20% 높은 약 0.8 내지 0.9의 비를 제공한다.
표 1은 대략 1.2보다 큰, 폴리실리콘에 대한 텅스텐 실리사이드의 에칭에 예상치못한 높은 에칭 선택비가 제공된 실시예 3, 5 및 7의 Cl2, He-O2, 및 CF4의 조합을 도시하고 있다. 이러한 에칭 선택비는 단지 Cl2만 사용하거나 Cl2 및 HeO2를 이용하는 실시예 2와 6의 에칭 공정에 의해 제공되는 것보다 50% 높은 약 0.8 내지0.9의 비를 제공한다.
종래 기술인 에칭 공정은 기판 표면에 대해 WSix 및 폴리실리콘의 에칭 속도의 상당한 편차를 초래하였다. 반대로, 본 발명에 따른 에칭 및 세정 공정은 기판에 대해 일정하게 높고 균일한 텅스텐 실리사이드 및 폴리실리콘 에칭 속도를 제공한다. 표 1에 도시되어진 바와 같이, WSix 층에 대한 에칭 속도의 균일도의 편차는 실시예 2 및 6에 도시되어진 것처럼, 종래의 공정의 3 내지 3.5% 이상의 에칭 편차에 대조적으로 2% 작다(실시예 5). 폴리실리콘층에 대한 균일한 에칭 속도의 편차는 실시예 2 및 6에 도시된 것처럼 종래 공정의 2.6 내지 3% 이상의 에칭 편차에 대조적으로 2.2% 작다(실시예 3). 이러한 실시예에서, WSiX 및 폴리실리콘 에칭 속도의 균일도는 다음과 같이 측정된다 :
(최대 에칭 속도 - 최소 에칭 속도)/(2 × 평균 에칭 속도)×100%
에칭 속도는 WSix 및 폴리실리콘의 에칭된 피쳐의 SEM 횡단면 사진상에 있는 다수 지점으로부터 측정된다.
실시예 8
본 실시예에서, 실리콘 이산화물층(34) 위의 실리콘 질화물층(32)은 도 1c 및 도 1d에 도시되어진 바와 같이 (하부 실리콘(36)의 얕은 트렌치(38) 절연 이전에) 마스크를 형성하도록 에칭된다. Cl2, O2, 및 SF6의 플라즈마는 실리콘 질화물층(32)을 에칭하고, 동시에 챔버 벽을 세정하기 위해 이용된다. 동일한 실리콘 기판(미도시)에 형성된 인접한 두 개 이상의 장치를 절연시키기 위해, 얕은 트렌치의 절연은 실리콘 기판(36) 내에 얕은 트렌치(38)를 형성하고, 상기 트렌치를 실리콘 산화물 또는 폴리실리콘으로 채우는 단계를 포함한다. 트렌치를 형성하는 중에, 실리콘 질화물층(32)이 실리콘 기판(36)상의 실리콘 이산화물 층(34) 위로 증착되며, 종래의 포토리소그래픽 기술을 이용하여 패턴화되며, 실리콘 질화물 마스크를 형성하기 위해 본 발명의 공정에 의해 에칭된다. 실리콘 기판은 실리콘 산화물 또는 폴리실리콘으로 채워진 얕은 트렌치를 형성하도록 에칭된다. 그 후, MOSFET 장치는 표준 CMOS 처리 방법을 이용하여 형성된다.
바람직하게, Cl2 : O2 : SF6의 용적 유량비는 실리콘 질화물 대 실리콘 이산화물을 에칭하기 위한 높은 에칭 선택비를 제공하고, 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 적어도 2000개의 기판을 챔버 내에서 에칭함으로써 발생된 모든 에천트 잔류물을 제거하도록 선택된다. 또한, 높은 실리콘 질화물 에칭 속도가 얻어지며, 실리콘 질화물 에칭 속도가 다수의 웨이퍼의 연속 에칭에 대해 비교적 균일하다는 것이 발견되었다. 높은 실리콘 질화물 대 실리콘 산화물 에칭 선택비는 하부 실리콘 이산화물층이 상부의 실리콘 질화물층의 에칭 동안 거의 에칭되지 않음을 의미한다. 높은 에칭 선택비는 하부의 전기적으로 절연되는 실리콘 이산화물층의 오버에칭 및 돌파를 방지하기 위해 바람직하다.
본 발명은 본 발명의 바람직한 변형예를 참조하여 기술됐다. 그러나 또 다른 변형예가 있음을 인지할 수 있을 것이다. 예를 들어, 본 발명의 처리 및 세정 공정은 당업자들에게 명백한 바와 같이 다른 분야에서 챔버를 처리하기 위해 이용될 수 있다. 또한, 스퍼터링 챔버, 이온 주입 챔버, 또는 증착 챔버 또는 다른 세정 공정과의 조합으로 본 발명이 적용될 수 있다. 따라서, 본 기술 분야의 숙련된 당업자들은 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (31)

  1. 기판 에칭과 동시에 챔버를 세정하는 방법으로서,
    (a) 상기 챔버에 기판을 위치시키는 단계, 및
    (b) 상기 기판을 에칭하고 동시에 상기 챔버 표면상에 형성된 에칭 잔류물을 세정하기 위해 상기 챔버로 주입된 처리 가스로부터 플라즈마를 형성하는 단계를 포함하며,
    상기 처리 가스는 (i) 상기 기판을 에칭함에 따라 상기 챔버 표면상에 에칭 잔류물을 증착시키는 에칭용 에천트 가스, 및 (ii) 상기 챔버 표면상에 증착된 에칭 잔류물을 세정하기 위한 세정 가스를 포함하며,
    상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 상기 에칭 공정 완료시 상기 에칭 잔류물이 상기 챔버 표면으로부터 실질적으로 완전히 제거되도록 선택되며, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 약 1:20 내지 약 1:1인, 에칭과 동시에 챔버를 세정하는 방법.
  2. 제 1 항에 있어서, 상기 에천트 가스는 Cl2, N2, O2, HBr, 또는 He-O2중 하나 이상을 포함하며, 상기 세정 가스는 NF3, CF4, 또는 SF6중 하나 이상을 포함하는 것을 특징으로 하는 에칭과 동시에 챔버를 세정하는 방법.
  3. 제 1 항에 있어서, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는, 상기 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 상기 챔버 내에서 적어도 2000개의 기판을 처리함으로써 발생되는 상기 에천트 잔류물을 제거하도록 선택되는 것을 특징으로 하는 에칭과 동시에 챔버를 세정하는 방법.
  4. 삭제
  5. 제 4 항에 있어서, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 약 1:10 내지 약 2:3인 것을 특징으로 하는 에칭과 동시에 챔버를 세정하는 방법.
  6. 제 1 항에 있어서, 상기 세정 가스는 약 5 내지 약 100 초 동안 상기 챔버로 주입되는 것을 특징으로 하는 에칭과 동시에 챔버를 세정하는 방법.
  7. 제 1 항에 있어서, 상기 세정 가스는 약 40,000 cm3의 용적을 갖는 챔버에 대해 적어도 약 40 내지 약 200 sccm의 비율에 상응하는 유량비 FR로 상기 챔버에 주입되는 것을 특징으로 하는 에칭과 동시에 챔버를 세정하는 방법.
  8. 에칭 챔버 내에 있는 기판상의 금속 실리사이드, 실리콘 질화물, 폴리실리콘, 또는 단결정 실리콘 에칭과 동시에 상기 에칭 챔버를 세정하는 방법으로서,
    (a) 상기 에칭 챔버 내에 상기 기판을 위치시키는 단계, 및
    (b) 상기 기판상의 금속 실리사이드, 폴리실리콘, 또는 단결정 실리콘을 에칭하고 동시에 상기 에칭 챔버 표면상의 에칭 잔류물을 세정하기 위해, 상기 에칭 챔버 내에 주입된 2개 이상의 처리 가스로부터 플라즈마를 형성하는 단계를 포함하며,
    상기 처리 가스는 (i) 상기 기판을 에칭함에 따라 상기 에칭 챔버 표면상에 실리콘 이산화물 에칭 잔류물을 증착시키는 에칭용 에천트 가스, 및 (ii) 실리콘 이산화물 에칭 잔류물을 제거하기 위한 세정 가스를 포함하며,
    상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 상기 에칭 공정이 완료될 때 상기 에칭 챔버 표면으로부터 상기 모든 실리콘 이산화물 에칭 잔류물을 제거하도록 선택되며, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 약 1:20 내지 약 1:1인, 에칭과 동시에 에칭 챔버를 세정하는 방법.
  9. 제 8 항에 있어서, 상기 에천트 가스는 Cl2, N2, O2, HBr, 또는 He-O2중 하나 이상을 포함하며, 상기 세정 가스는 NF3, CF4, 또는 SF6중 하나 이상을 포함하는 에칭 및 에칭 챔버 세정 방법.
  10. 제 8 항에 있어서, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는, 상기 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 상기 챔버 내에서 적어도 2000개의 기판을 처리함으로써 발생되는 에천트 잔류물을 제거하도록 선택되는 것을 특징으로 하는 에칭과 동시에 에칭 챔버를 세정하는 방법.
  11. 삭제
  12. 제 8 항에 있어서, 상기 세정 가스는 약 5 내지 약 100 초 동안 상기 에칭 챔버로 주입되는 에칭 및 에칭 챔버 세정 방법.
  13. 챔버 내에 있는 기판 에칭과 동시에 챔버를 세정하는 방법으로서,
    (a) 제 1 및 제 2 층을 갖는 기판을 상기 챔버 내에 위치시키는 단계,
    (b) 제 1 에칭 스테이지에서, 제 1 에천트 가스를 상기 에칭 챔버에 주입시키고 상기 제 1 층을 에칭하기 위해 제 1 에천트 가스로부터 플라즈마를 형성하는 단계,
    (c) 제 2 에칭 스테이지에서, 제 2 에천트 가스를 상기 에칭 챔버에 주입시키고 상기 제 2 층을 에칭하기 위해 제 2 에천트 가스로부터 플라즈마를 형성하는 단계, 및
    (d) 상기 제 1 및 제 2 스테이지중 하나의 스테이지에서, 상기 제 1 및 제 2 에칭 스테이지 모두에서 형성된 에칭 챔버 표면상의 모든 실리콘 이산화물 에칭 잔류물을 제거시키는 세정 플라즈마를 형성하기 위해 상기 제 1 또는 제 2 에천트 가스에 세정 가스를 부가하는 단계를 포함하며,
    상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 약 1:20 내지 약 1:1인, 에칭과 동시에 챔버를 세정하는 방법.
  14. 제 13 항에 있어서, 상기 제 1 및 제 2 에천트 가스는 Cl2, N2, O2, HBr, 또는 He-O2중 하나 이상을 포함하며, 상기 세정 가스는 NF3, CF4, 또는 SF6중 하나 이상을 포함하는 에칭과 동시에 챔버를 세정하는 방법.
  15. 제 13 항에 있어서, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는, 상기 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 상기 챔버 내에서 적어도 2000개의 기판을 처리함으로써 발생된 에천트 잔류물을 제거하도록 선택되는 것을 특징으로 하는 에칭과 동시에 챔버를 세정하는 방법.
  16. 삭제
  17. 제 13항에 있어서, 상기 세정 가스는 약 5 내지 약 100 초 동안 상기 챔버에 주입되는 것을 특징으로 하는 에칭과 동시에 챔버를 세정하는 방법.
  18. 반도체 기판을 제조하는 방법으로서,
    (a) 공정 챔버의 공정 영역 내에 기판을 위치시키는 단계,
    (b) 상기 기판을 에칭하기 위한 에천트 가스를 포함하는 하나 이상의 처리 가스를 상기 공정 영역에 주입시키고, 상기 기판을 에칭하기 위해 상기 처리 가스로부터 플라즈마를 발생시키는 단계, 및
    (c) 상기 기판이 에칭되는 동안에 상기 처리 가스에 세정 가스를 부가하는 단계를 포함하며,
    상기 세정 가스는 충분한 시간 동안 제공되며, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 상기 처리 가스에 의해 증착된 모든 에칭 잔류물과 반응하여 실질적으로 제거될 정도로 충분히 높고, 상기 세정 가스 대 상기 에천트 가스의 용적 유량비는 약 1: 20 내지 약 1:1인, 반도체 기판 제조 방법.
  19. 제 18 항에 있어서, 상기 에천트 가스는 Cl2, N2, O2, HBr, 또는 He-O2중 하나 이상을 포함하며, 상기 세정 가스는 NF3, CF4, 또는 SF6중 하나 이상을 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  20. 삭제
  21. 제 18 항에 있어서, 상기 세정 가스는 약 5 내지 약 100 초 동안 상기 공정 챔버에 주입되는 것을 특징으로 하는 반도체 기판 제조 방법.
  22. 제 18 항에 있어서, 상기 세정 가스는 약 40,000 cm3의 용적을 갖는 공정 챔버에 대해 적어도 약 40 내지 약 200 sccm의 비율에 상응하는 유량비 FR로 상기 공정 챔버에 주입되는 것을 특징으로 하는 반도체 기판 제조 방법.
  23. 기판 에칭과 동시에 에칭 챔버를 세정하는 방법으로서,
    (a) 상기 에칭 챔버 내에 실리콘 함유 재료를 포함하는 기판을 위치시키는 단계, 및
    (b) 상기 기판을 에칭하는 동시에 상기 챔버 표면상에 형성된 에칭 잔류물을 세정하기 위해 상기 에칭 챔버로 주입된 처리 가스로부터 플라즈마를 형성하는 단계를 포함하며,
    상기 처리 가스는 상기 에칭 공정이 완료될 때 상기 챔버 표면상에 형성된 모든 에칭 잔류물이 실질적으로 제거되도록 선택되는 용적 유량비로 Cl2, N2, 및 CF4 를 포함하는, 에칭과 동시에 에칭 챔버를 세정하는 방법.
  24. 제 23 항에 있어서, 상기 Cl2, N2, 및 CF4의 용적 유량비는, 상기 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 상기 챔버 내에서 적어도 2000개 의 기판을 에칭함으로써 발생된 모든 에천트 잔류물이 실질적으로 제거되도록 선택되는 것을 특징으로 하는 에칭과 동시에 에칭 챔버를 세정하는 방법.
  25. 제 23 항에 있어서, 상기 CF4 : (Cl2+ N2)의 상기 용적 유량비는 약 1:20 내지 약 1:1인 것을 특징으로 하는 에칭과 동시에 에칭 챔버를 세정하는 방법.
  26. 기판 에칭과 동시에 에칭 챔버를 세정하는 방법으로서,
    (a) 상기 에칭 챔버 내에 실리콘 함유 재료를 포함하는 기판을 위치시키는 단계, 및
    (b) 상기 기판을 에칭하는 동시에 상기 챔버 표면상에 형성된 에칭 잔류물을 세정하기 위해 상기 에칭 챔버에 주입된 처리 가스로부터 플라즈마를 형성하는 단계를 포함하며,
    상기 처리 가스는 상기 에칭 공정이 완료될 때 상기 챔버 표면상에 형성된 모든 에칭 잔류물이 실질적으로 제거되도록 선택되는 용적 유량비로 Cl2, N2, 및 SF6 를 포함하는, 에칭과 동시에 에칭 챔버를 세정하는 방법.
  27. 제 26 항에 있어서, 상기 Cl2, N2, 및 SF6 의 용적 유량비는 상기 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 상기 챔버 내에서 적어도 2000개의 기판을 에칭함으로써 발생된 모든 에천트 잔류물이 실질적으로 제거되도록 선택되는 에칭과 동시에 에칭 챔버를 세정하는 방법.
  28. 제 26 항에 있어서, 상기 SF6 : (Cl2+ N2)의 상기 용적 유량비는 약 1:20 내지 약 1:1인 에칭과 동시에 에칭 챔버를 세정하는 방법.
  29. 기판 에칭과 동시에 에칭 챔버를 세정하는 방법으로서,
    (a) 상기 에칭 챔버 내에 실리콘 함유 재료를 포함하는 기판을 위치시키는 단계, 및
    (b) 상기 기판을 에칭하는 동시에 상기 챔버 표면상에 형성된 에칭 잔류물을 세정하기 위해 상기 에칭 챔버로 주입된 처리 가스로부터 플라즈마를 형성하는 단계를 포함하며,
    상기 처리 가스는 상기 에칭 공정이 완료될 때 상기 챔버 표면상에 형성된 모든 에칭 잔류물이 실질적으로 제거되도록 선택되는 용적 유량비로 Cl2, N2, 및 NF3 를 포함하는, 에칭과 동시에 에칭 챔버를 세정하는 방법.
  30. 제 29 항에 있어서, 상기 Cl2, N2, 및 NF3 의 용적 유량비는 상기 챔버를 세정하기 위한 별도의 세정 단계를 수행하지 않은 상태에서, 상기 챔버 내에서 적어도 2000개의 기판을 에칭함으로써 발생된 모든 에천트 잔류물이 실질적으로 제거되도록 선택되는 에칭과 동시에 에칭 챔버를 세정하는 방법.
  31. 제 29 항에 있어서, 상기 NF3 : (Cl2+ N2)의 용적 유량비는 약 1:20 내지 약 1:1인 에칭과 동시에 에칭 챔버를 세정하는 방법.
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