CN113451266A - 半导体结构 - Google Patents

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姚欣洁
田希文
吕志伟
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Abstract

本公开实施例提出一种半导体结构。半导体结构包含：位于基板上的第一层间电介质层。下导电导孔设置于第一层间电介质层内。多个导电线路位于第一层间电介质层上。第二层间电介质层侧向设置于导电线路之间，其中第二层间电介质层包括第一材料。侧壁间隔物结构设置于第二层间电介质层以及多个导电线路之间。侧壁间隔物结构沿着各导电线路的相对侧壁连续地延伸。侧壁间隔物结构的顶表面在多个导电线路的顶表面的垂直上方，且其中侧壁间隔物结构包括不同于第一材料的第二材料。

Description

半导体结构
技术领域
本发明实施例涉及半导体技术，尤其涉及半导体装置的形成方法。
背景技术
现代集成芯片含有数百万个半导体装置。半导体装置通过形成在集成芯片上的装置之上的工艺后端金属互连层(back-end-of-the-line metal interconnect layers)的方式电性互连。传统的集成芯片包括多个工艺后端金属互连层，其包含与金属触点(即导孔)垂直耦接在一起的不同尺寸的金属线路。
发明内容
本公开实施例的目的在于提出一种半导体结构，以解决上述至少一个问题。
在一实施例中，提供一种半导体结构，其包含：位于基板上的第一层间电介质(ILD)层；设置于第一ILD层内的下导电导孔；位于第一ILD层上的多个导电线路；侧向设置于导电线路之间的第二ILD层，其中第二ILD层包括第一材料；以及设置于第二ILD层以及多个导电线路之间的侧壁间隔物结构，其中侧壁间隔物结构沿着各导电线路的相对侧壁连续地延伸，其中侧壁间隔物结构的顶表面在多个导电线路的顶表面的垂直上方，且其中该侧壁间隔物结构包括不同于第一材料的第二材料。
在一实施例中，提供一种集成芯片，其包括：位于基板上的第一层间电介质(ILD)层；直接位于基板上，且设置于第一ILD层内的半导体装置；位于半导体装置上，且设置于第一ILD层内的下导电导孔；位于第一ILD层上的多个导电线路；位于第一ILD层上，且侧向地包围多个导电线路的第二ILD层，其中第二ILD层的顶表面在多个导电线路上方；位于第二ILD层上的第三ILD层，其中第三ILD层的底表面设置于第二ILD层的顶表面下；设置于第二ILD层以及第三ILD层之间的蚀刻停止层；以及位于第一ILD层上的侧壁间隔物结构，其中侧壁间隔物结构侧向地包围多个导电线路，其中侧壁间隔物结构设置于第一ILD层以及第二ILD层之间，且其中侧壁间隔物结构的顶表面与第二ILD层的顶表面对齐。
在一实施例中，提供一种半导体装置的形成方法，包括：形成第一层间电介质(ILD)层于基板上方；形成下导电导孔于第一ILD层内；沉积导电层于第一ILD层上方；沉积硬掩模层于导电层上方；图案化导电层以及硬掩模层，借以形成多个导电线路；形于硬掩模层上方，且沿着导电线路的相对侧壁成侧壁间隔物结构；沉积第二ILD层于侧壁间隔物结构上方；执行平坦化工艺至第二ILD层以及侧壁间隔物结构直到暴露硬掩模层的上表面；执行移除工艺以移除硬掩模层，借以暴露多个导电线路的顶表面；沉积蚀刻停止层于侧壁间隔物结构以及多个导电线路上方；且形成多个上导电导孔于多个导电线路上方。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种部件并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小各种部件的尺寸，以清楚地表现出本发明实施例的特征。
图1示出具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的一些实施例的剖面图。
图2示出图1的集成芯片的一些替代实施例的剖面图。
图3A、图3B以及图3C示出具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的一些实施例的剖面图。
图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15以及图16示出形成具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的第一方法的一些实施例的剖面图。
图17、图18、图19、图20以及图21示出形成具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的第二方法的一些实施例的剖面图。
图22以流程图示出一种方法论，其示出了形成具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的一种方法的一些实施例。
附图标记如下：
100,200,300a,300b,300c:集成芯片
102:基板
103:互连结构
104:第一层间电介质(ILD)层
104ts,112ts,110ts:顶表面
106:下导电导孔
108:第二ILD层
109:空气隙
110:侧壁间隔物结构
110us:上表面
112:导电线路
114:蚀刻停止层
116:上导电导孔
118:第三ILD层
302:半导体装置
304:源极/漏极区域
306:栅极电介质层
308:栅极电极
310:侧壁间隔物层
312:上导电线路
400,500,600,700,800,900,1000,1100,1200,1300,1400,1500,1600,1700,1800,1900,2000,2100:剖面图
402:导电层
404:下硬掩模层
406:上硬掩模层
408:光刻胶掩模
1202,1702:遮蔽层
1204,1302,1703,1802:开口
1502,2002:导电结构
1703os1,1703os2:相对侧壁
1704:第一实质上直线
1706:第二实质上直线
2200:方法
2202-2222:动作
t1:厚度
h1,h2,h3:高度
具体实施方式
本公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
集成芯片可包含设置于半导体基板上方及/或内的数个半导体装置(例如，晶体管、记忆装置等)。互连结构可设置于半导体基板上方。互连结构可包含具有设置于互连电介质结构内的导电线路及/或导电导孔的导电互连层。导电线路以及导电导孔是配置以提供设置于半导体基板内及/或上方的不同半导体装置之间的电通路。
互连结构的导电互连层可通过单重镶嵌工艺、双重镶嵌工艺、或其他适合的形成工艺形成。举例而言，下导电导孔的层可通过单重镶嵌工艺形成于半导体基板上方的下层间电介质(ILD)层内。接着，导电层形成于下ILD层上方。在导电层上执行图案化制成以定义多个导电线路使得多个开口设置于多个导电线路之间。中ILD层形成于开口内。上ILD层形成于多个导电线路上方。接着，形成多个上导电导孔于中ILD层内并位于多个导电线路上。然而，在上导电导孔的制造期间，导电线路上方(例如，用于光刻系统中)的光掩膜可能错位，使得利用以形成上导电导孔的开口的蚀刻工艺可能会过度蚀刻到中ILD层并暴露出导电线路的侧壁。因此，上导电导孔可能沉积于开口内使得每个导电导孔可自导电线路的顶表面延伸至相应导电线路的侧壁。错位可能因为光刻系统中使用的工具的限制而发生，且错位可能随着导电线路的尺寸减缩(即，随着集成芯片的缩小)而增加。过度蚀刻可能对中ILD层造成损坏(例如，分层、时间相关电介质击穿(time dependent dielectricbreakdown,TDDB)等)。进一步地，沿着相应导电线路的侧壁设置的上导电导孔可导致相邻导电线路之间的电流泄漏，从而降低集成芯片的性能。
据此，本公开的一些实施例关于包括多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的互连结构。另外，形成根据本公开的互连结构的方法包括形成下导电导孔于第一ILD层内。多个导电线路形成于第一ILD层上方，使得开口被设置于导电线路之间。侧壁间隔物结构沿着各导电线路的相对侧壁形成，使得侧壁间隔物结构沿着开口布置。第二ILD层形成于侧壁间隔物结构上方并填充开口。第三ILD层形成于侧壁间隔物结构以及第二ILD层上方。多个上导电导孔形成于导电线路上方且于第三ILD层之内。在一些实施例中，在上导电导孔的形成期间可能出现错位(例如，导电线路上方的光掩膜的错位)，使得上导电导孔可能各从侧壁间隔物结构的上表面连续地延伸至相应导电线路的顶表面。侧壁间隔物结构可在上导电导孔的形成期间用作为蚀刻停止层，使得用以形成上导电导孔的蚀刻工艺可不过度蚀刻至第二ILD层也不暴露导电线路的侧壁。此可减轻对相邻导电线路之间的电介质材料的损坏并减少相邻导电线路之间的电流泄漏，借以增进互连结构的性能。
图1示出具有多个导电线路112以及沿着该多个导电线路112的侧壁设置的侧壁间隔物结构110的集成芯片100的一些实施例的剖面图。
集成芯片100包含位于基板102上的互连结构103。互连结构包含互连电介质结构、下导电导孔106、多个导电线路112以及多个上导电导孔116。在进一步的实施例中，互连结构103可称为工艺后端(BEOL)结构，使得下导电导孔106被设置在第一BEOL金属化层内、导电线路112被设置在第二BEOL金属化层内等。在一些实施例中，互连电介质结构包含第一层间电介质(ILD)层104、第二ILD层108、蚀刻停止层114以及第三ILD层118。侧壁间隔物结构110从第一ILD层104的顶表面104ts连续地延伸至各导电线路112的相对侧壁。另外，侧壁间隔物结构110的顶表面设置于多个导电线路112的顶表面之上。因此，在一些实施例中，侧壁间隔物结构110的高度大于多个导电线路112的高度。在一些实施例中，侧壁间隔物结构110具有厚度t1，其可，例如在约2至25纳米(nm)、2至12nm、12至25nm等的范围内。将理解的是，厚度t1的其他值也在本公开的范畴内。
在一些实施例中，下导电导孔106的最大宽度小于各导电线路112的最大宽度。在又一些实施例中，各上导电导孔116的最大宽度小于各导电线路112的最大宽度。第二ILD层108侧向地设置在相邻的导电线路112之间且在侧壁间隔物结构110的相对侧壁之间。在进一步的实施例中，多个空气隙109被设置在相邻的导电线路112的第二ILD层108内。在一些实施例中，空气隙109可称为空隙、孔、开口等。此外，配置空气隙109以降低互连电介质结构的总k值。举例而言，空气隙109可降低第二ILD层108的k值，借以减少相邻的导电线路112之间的电容并改善互连结构103中的电阻电容(RC)延迟。
蚀刻停止层114从第二ILD层108的顶表面沿着侧壁间隔物结构110连续地延伸到各导电线路112的顶表面。第三ILD层118位于蚀刻停止层114上。多个上导电导孔116设置在第三ILD层118内并且电耦接至多个导电线路112。在一些实施例中，配置下导电导孔106、多个导电线路112以及上导电导孔116以将设置于集成芯片100内的半导体装置(未显示)彼此电耦接。在进一步的实施例中，侧壁间隔物结构110直接接触各导电线路112的相对侧壁。在又一些实施例中，侧壁间隔物结构110连续地侧向地包围各导电线路112。
在一些实施例中，在上导电导孔116的制造期间，将蚀刻工艺执行至第三ILD层118和蚀刻停止层114。蚀刻工艺可暴露出下面的导电线路112的顶表面且形成下面的导电线路112之上的导电部件开口。然而，蚀刻工艺也可暴露侧壁间隔物结构110的上表面。此有部分可能是因为下面的导电线路112与利用以执行蚀刻工艺的遮蔽层之间的覆盖错位(overlaymismatch)。在蚀刻工艺期间，侧壁间隔物结构110的蚀刻比蚀刻停止层114和第二ILD层108的蚀刻更慢，使得蚀刻工艺不会过度蚀刻至第二ILD层108。这减轻了对第二ILD层108的损坏，减少了相邻导电线路112之间的电流泄漏，且增加了互连结构103的耐用性。随后，在导电部件开口内形成上导电导孔116，使得各上导电导孔116从侧壁间隔物结构110的上表面连续地延伸到相应的导电线路112的顶表面。
图2示出根据图1的集成芯片100的一些替代实施例的集成芯片200的一些实施例的剖面图。
如图2的剖面图中所示，各上导电导孔116侧向地隔开于相应的导电线路112的相对侧壁之间。在此种实施例中，在多个上导电导孔116的制造期间，可能不会发生下面的导电线路112与利用以执行蚀刻工艺的遮蔽层之间的覆盖错位。此可确保利用以形成上导电导孔116的蚀刻工艺不会蚀刻至侧壁间隔物结构110。在又一实施例中，各上导电导孔116侧向地隔开于侧壁间隔物结构110的相对侧壁之间，使得上导电导孔116与侧壁间隔物结构110侧向偏移一个不为零的距离。
图3A示出具有多个导电线路112以及沿着该多个导电线路112的侧壁设置的侧壁间隔物结构110的集成芯片300a的一些实施例的剖面图。
集成芯片300a包含位于基板102上的互连结构103。互连结构103包含设置于互连电介质结构内的金属化层(例如，下导电导孔106、导电线路112、上导电导孔116及/或多个上导电线路312)。配置金属化层以将设置于基板102内及/或上方的半导体装置302电耦接至设置于基板102内的其他半导体装置(未显示)及/或掺杂区域(未显示)。在一些实施例中，基板102可，例如，为或包括块状半导体基板(例如，块状硅)、半导体覆硅(SOI)基板、或其他适合的基板材料。互连电介质结构包括第一ILD层104、第二ILD层108、蚀刻停止层114以及第三ILD层118。在一些实施例中，半导体装置302可被配置为晶体管。在此种实施例中，半导体装置302包括设置于基板102内的源极/漏极区域304、位于基板102上的栅极电介质层306、位于栅极电介质层306上的栅极电极308以及侧向包围栅极电介质层306以及栅极电极308的侧壁间隔物层310。源极/漏极区域304设置于栅极电极308的相对侧边上。将理解的是，被配置为其他半导体装置的半导体装置302也是在本公开的范畴内。在又一实施例中，半导体装置302可，例如，被配置为全绕式栅极FET(gate-all-around FET,GAAFET)、栅极环绕FET(gate-surrounding FET)、多桥通道FET(multi-bridge channel FET,MBCFET)、纳米线FET(nanowire FET)、纳米环FET(nanoring FET)、纳米板场效晶体管(nanosheet field-effect transistor,NSFET)等。
将下导电导孔106设置于第一ILD层104内。在一些实施例中，下导电导孔106可直接位于半导体装置302的源极/漏极区域304上及/或直接电耦接至半导体装置302的源极/漏极区域304。在又一实施例中，下导电导孔106可，例如，为或包括铜、铝、钴、钌、钼、铱、铬、钨、镍、其他导电材料或前述的任意组合。在一些实施例中，第一ILD层104可，例如，为或包括二氧化硅(例如，SiO2)、低k电介质材料、超低k电介质材料、其他电介质材料、或前述的任意组合。多个导电线路112设置于第一ILD层104上方。在一些实施例中，导电线路112可，例如，为或包括铜、铝、钴、钌、钼、铱、铬、钨、镍、其他导电材料或前述的任意组合。第二ILD层108侧向设置于相邻的导电线路112之间。另外，侧壁间隔物结构110沿着各导电线路112的相对侧壁设置。侧壁间隔物结构110设置于第二ILD层108以及多个导电线路112之间。在一些实施例中，侧壁间隔物结构110可，例如，为或包括氮化硅、碳化硅、氮氧化硅、氧化铝(例如，Al2O3)、其他电介质材料或前述的任意组合。另外，蚀刻停止层114设置于第二ILD层108以及第三ILD层118之间。在进一步的实施例中，蚀刻停止层114可，例如，为或包括碳化硅、氮氧化硅、碳氧化硅、其他电介质材料或前述的任意组合。侧壁间隔物结构110包括第一材料，第二ILD层108包括第二材料，且蚀刻停止层114包括第三材料。在又一实施例中，第一材料与第二材料以及第三材料不同。在一些实施例中，第一材料的介电常数至少两倍大于第二材料的介电常数。
在一些实施例中，第二ILD层108可，例如，为或包括二氧化硅(例如，SiO2)、低k电介质材料、超低k电介质材料、其他电介质材料、或前述的任意组合。第二ILD层108的有效介电常数是组成其的电介质材料和层的物理结构的函数。举例而言，第二ILD层108可具有孔隙率(porosity)并且可包括降低第二ILD层108的有效介电常数的多个空气隙109。在一些实施例中，孔隙率是分布在整个电介质材料的空隙空间，而空气隙是电介质材料中较大的空隙，否则其将被电介质材料填充。在进一步的实施例中，第一ILD层104及/或第三ILD层118可，例如为多孔的及/或包括空气隙(未显示)，借以分别降低第一ILD层104和第三ILD层118的有效介电常数。在一些实施例中，第一ILD层104、第二ILD层108及/或第三ILD层118可分别具有约2至3或其他适合值的范围内的有效介电常数。在又一实施例中，第一ILD层104、第二ILD层108及/或第三ILD层118的孔隙率可，例如，分别在约0.1％至40％或其他适合值的范围内。因此，通过将空气隙109引入于相邻的导电线路112之间，相邻的导电线路112之间的电容被降低，且互连结构103的性能被增加。此有部分是因为各空气隙109的介电常数约为1。在一些实施例中，若第二ILD层108的孔隙率相对较低(例如，低于约0.1％)，则第二ILD层108的有效介电常数未充分地降低，使得相邻的导电线路112之间的电容可能被增加，从而降低集成芯片300a的性能。在进一步的实施例中，若第二ILD层108的孔隙率相对较高(例如，大于约40％)，则会降低第二ILD层108的结构完整性，且会使第二ILD层108更容易受到蚀刻损坏。
多个上导电导孔116设置于第三ILD层118内且位于多个导电线路112上。另外，多个上导电线路312设置于第三ILD层118内且位于多个上导电导孔116上。在一些实施例中，上导电导孔116及/或上导电线路312可，例如，分别为或包括铜、铝、钴、钌、钼、铱、铬、钨、镍、其他导电材料或前述的任意组合。在一些实施例中，在上导电导孔116的制造期间，蚀刻工艺被执行至第三ILD层118以及蚀刻停止层114。蚀刻工艺可暴露下面的导电线路112的顶表面112ts。因为下面的导电线路112与利用以执行蚀刻工艺的光掩膜(未显示)之间的覆盖错位，蚀刻工艺亦可暴露侧壁间隔物结构110的上表面110us。此覆盖错位可能是因为光刻的光绕射的限制、掩模对准的限制、光刻工具的限制或其他限制。另外，相邻的导电线路112之间的距离减少，可增加互连结构103中导电部件的数量。然而，随着相邻的导电线路112之间的距离减少，也可能增加导致覆盖错位的限制。配置侧壁间隔物结构110以在蚀刻工艺期间保护第二ILD层108，借以减轻与覆盖错位相关的问题，并防止过度蚀刻至第二ILD层108。此有部分是因为蚀刻工艺期间侧壁间隔物结构110的蚀刻比蚀刻停止层114及/或第二ILD层108的蚀刻更慢。因此，可减轻蚀刻工艺期间对第二ILD层108的损坏，借以减轻互连电介质结构的时间相关电介质击穿(TDDB)并减轻相邻的导电线路112之间的电流泄漏路径。此增加了集成芯片300a的耐用性以及可靠性。
侧壁间隔物结构110的第一间隔物高度h1定义于侧壁间隔物结构110的下表面以及侧壁间隔物结构110的顶表面110ts之间。侧壁间隔物结构110的第二间隔物高度h2定义于侧壁间隔物结构110的下表面以及侧壁间隔物结构110的上表面110us之间。导电线路112的高度h3定义于导电线路112的下表面以及导电线路112的顶表面112ts之间。在一些实施例中，第二间隔物高度h2大于导电线路112的高度h3，且第一间隔物高度h1大于第二间隔物高度h2。在进一步的实施例中，上覆的上导电导孔116从侧壁间隔物结构110的上表面110us，沿着侧壁间隔物结构110的侧壁，连续地延伸至导电线路112的顶表面112ts。在又一实施例中，上覆的上导电导孔116与第二ILD层108侧向偏移一个不为零的距离。
图3B示出根据图3A的集成芯片300a的一些替代实施例的集成芯片300b的一些实施例的剖面图，其中上导电导孔116各侧向地隔开于侧壁间隔物结构110的相对侧壁之间。
图3C示出根据图3A的集成芯片300a的一些替代实施例的集成芯片300c的一些实施例的剖面图，其中空气隙(图3A的109)被从第二ILD层108省去。在一些实施例中，此可增加第二ILD层108的结构完整性。
图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15以及图16示出形成根据本公开具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的第一方法的一些实施例的剖面图400-1600。虽然图4-图16中所示的剖面图400-1600参考第一方法进行描述，将理解的是，图4-图16中所示的结构不受第一方法限制而是可独立于第一方法单独存在。进一步地，虽然图4-图16作为一系列的动作描述，将理解的是，此些动作不受限制，此些动作的顺序在其他实施例中可被替换，且所公开的方法亦适用于其他结构。在其他实施例中，所示的一些动作及/或描述可整个或部分省去。
如图4的剖面图400所示，将下导电导孔106形成于基板102上方且于第一层间电介质(ILD)层104内。在一些实施例中，基板102可，例如，为或包括块状半导体基板(例如，块状硅基板)、半导体覆硅(SOI)基板、或其他适合的材料。进一步的实施例中，下导电导孔106通过双重镶嵌工艺或单重镶嵌工艺形成。在进一步的实施例中，在形成下导电导孔106之前，于基板102上方形成第一ILD层104。在一些实施例中，可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他适合的沉积或生长工艺沉积第一ILD层104。在一些实施例中，下导电导孔106可，例如，为或包括铜、铝、钴、钌、钼、铱、铬、钨、镍、其他导电材料或前述的任意组合。
另外，如图4的剖面图400所示，于第一ILD层104上方沉积导电层402。于导电层402上方沉积下硬掩模层404。另外，于下硬掩模层404上方沉积上硬掩模层406。另外，于上硬掩模层406上方形成光刻胶掩模408。在进一步的实施例中，可例如，分别通过PVD、CVD、旋涂或其他适合的沉积或生长工艺来沉积导电层402、下硬掩模层404及/或光刻胶掩模408。在一些实施例中，导电层402可，例如，为或包括铜、铝、钴、钌、钼、铱、铬、钨、其他导电材料或前述的任意组合。在进一步的实施例中，下硬掩模层404可，例如，为或包括钛、氮化钛、氧化钛、氧化铝、其他材料或前述的任意组合。在又一实施例中，上硬掩模层406可，例如，为或包括二氧化硅、硅、氮化硅、氮化碳硅、氮氧化硅、其他材料或前述的任意组合。
如图5的剖面图500所示，根据光刻胶掩模(图4的408)在导电层(图4的402)、下硬掩模层404以及上硬掩模层406上执行图案化工艺，借以形成多个导电线路112。在一些实施例中，图案化工艺包含执行干蚀刻工艺、离子束蚀刻(IBE)工艺、反应离子蚀刻(RIE)工艺、湿蚀刻工艺、其他适合的蚀刻工艺或前述的任意组合。图案化工艺包含将导电层(图4的402)、下硬掩模层404以及上硬掩模层406暴露至一或多个蚀刻剂。在进一步的实施例中，该一或多个蚀刻剂可，例如，为或包括氧(例如，O2)、氯(例如，Cl2)、氟(例如，F2)、甲醇(例如，CH3OH)、氩、氦、其他适合的蚀刻剂或前述的任意组合。在又一实施例中，在执行图案化工艺之后，执行移除工艺以移除光刻胶掩模(图4的408)。在一些实施例中，可通过单重镶嵌工艺、双重镶嵌工艺、或其他适合的形成工艺形成导电线路112。
在一些实施例中，如图4-图5中所示及/或所述地形成多个导电线路112可避免在多个导电线路内及/或周围形成空隙及/或开口的问题。举例而言，若通过沉积导电层(图4的402)于设置于电介质结构内的导电部件开口内来形成导电线路112，则可能出现空隙及/或开口于导电线路112内及/或导电线路112周围。此可能是因为沉积工具的限制，减缩导电线路112的尺寸会加剧这种情况。因此，如图4-图5中所示及/或所述地形成多个导电线路112增加了集成芯片的可靠性以及耐用性。
如图6的剖面图600所示，于第一ILD层104、多个导电线路112以及上硬掩模层406上方形成侧壁间隔物结构110。在一些实施例中，通过CVD、ALD或其他适合的沉积或生长工艺来沉积侧壁间隔物结构110。在一些实施例中，侧壁间隔物结构110可，例如，为或包括氮化硅、碳化硅、氮氧化硅、氧化铝(例如，Al2O3)、其他电介质材料或前述的任意组合。形成侧壁间隔物结构110使得其沿着第一ILD层104的顶表面以及沿着各导电线路112的相对侧壁连续地延伸。在又一实施例中，侧壁间隔物结构110以及下硬掩模层404可包括相同的材料(例如，氧化铝(例如，Al2O3))。
在一些实施例中，形成具有厚度t1的侧壁间隔物结构110，厚度t1可，例如在约2至25纳米(nm)、2至12nm、12至25nm等的范围内。将理解的是，厚度t1的其他值也在本公开的范畴内。进一步的实施例中，若厚度t1相对较大(例如，大于约25nm)，则可能会增加导电线路112周围的电介质材料的有效介电常数，从而增加相邻的导电线路112之间的电容。此可能降低集成芯片的性能。在又一实施例中，若厚度t1相对较小(例如，小于约2nm)，则侧壁间隔物结构110可能在后续的工艺步骤中被过度蚀刻，从而导致对相邻电介质结构的损坏。此可能会降低导电线路112周围的电介质结构及/或层的整体性能(例如，分层、时间相关电介质击穿(TDDB)等)。
如图7的剖面图700所示，于侧壁间隔物结构110上方形成第二ILD层108。形成第二ILD层108使得其侧向地隔开于相邻的导电线路112之间。在一些实施例中，第二ILD层108可，例如，为或包括二氧化硅(例如，SiO2)、低k电介质材料、超低k电介质材料、其他电介质材料、或前述的任意组合。在进一步的实施例中，以使其包括多个空气隙109且具有孔隙率的方法形成第二ILD层108。配置空气隙109以降低第二ILD层108的有效介电常数，使得在一些实施例中，第二ILD层108的有效介电常数在约2至3或其他适合值的范围内。通过降低相邻的导电线路112之间的介电常数，降低相邻的导电线路112之间的电容，借以增进多个导电线路112以及下导电导孔106的性能。在又一实施例中，第二ILD层108的孔隙率可，例如，为或在约0.1％至40％或其他适合值的范围内。
在一些实施例中，空气隙109可通过选择适合的形成工艺而引入第二ILD层108中。用以形成具有空气隙109的第二ILD层108的适合的工艺可为非共形沉积工艺，像是，例如等离子体增强化学气相沉积(PECVD)。非共形沉积工艺在像是相邻的导电线路112之间的凹槽区域生成空气隙109。例示性非共形沉积工艺为PECVD，然而，可接受其他沉积或生长工艺。在一些实施例中，通过形成具有在约0.1％至40％的范围内的孔隙率的第二ILD层108，第二ILD层108的有效介电常数可在约2至3的范围内。
如图8的剖面图800所示，执行平坦化工艺(例如，化学机械研磨(CMP)工艺)至图7的结构。在一些实施例中，执行平坦化工艺直到到达下硬掩模层404的上表面。因此，平坦化工艺可移除部分的第二ILD层108、部分的侧壁间隔物结构110及/或可移除上硬掩模层(图7的406)。
如图9的剖面图900所示，在图8的结构上执行图案化工艺。在一些实施例中，配置图案化工艺以移除下硬掩模层(图8的404)并暴露多个导电线路112的顶表面。在一些实施例中，图案化工艺包含执行干蚀刻工艺、湿蚀刻工艺、其他适合的移除工艺或前述的任意组合。在又一实施例中，于图案化工艺期间，下硬掩模层(图8的404)的蚀刻比侧壁间隔物结构110及/或第二ILD层108的蚀刻更快。在进一步的实施例中，图案化工艺可移除部分的侧壁间隔物结构110，使得侧壁间隔物结构110的顶表面被设置于第二ILD层108的顶表面(未显示)之下。
如图10的剖面图1000所示，于第二ILD层108、侧壁间隔物结构110以及导电线路112之上沉积蚀刻停止层114。在一些实施例中，通过例如CVD、PVD、ALD或其他适合的沉积或生长工艺来沉积蚀刻停止层114。在进一步的实施例中，蚀刻停止层114可，例如，为或包括碳化硅、氮氧化硅、碳氧化硅、其他电介质材料或前述的任意组合。在又一实施例中，蚀刻停止层114包括与侧壁间隔物结构110不同的材料。
如图11的剖面图1100所示，于蚀刻停止层114上方沉积第三ILD层118。在一些实施例中，可通过例如CVD、PVD、ALD或其他适合的沉积或生长工艺来沉积第三ILD层118。
如图12的剖面图1200所示，于第三ILD层118上方形成遮蔽层1202。在一些实施例中，形成遮蔽层1202使其包括定义在多个导电线路112上方的多个开口1204的多个侧壁。在又一实施例中，在遮蔽层1202的形成期间不会发生导电线路112与遮蔽层1202之间的覆盖错位。因此，各开口1204直接位于相应的导电线路112上。在进一步的实施例中，遮蔽层1202可，例如，为或包括硬掩模层、光刻胶层、其他掩模层或前述的任意组合。
如图13的剖面图1300所示，根据遮蔽层1202在第三ILD层118上执行第一蚀刻工艺，借以形成在第三ILD层118内的多个开口1302。在一些实施例中，第一蚀刻工艺可过度蚀刻至蚀刻停止层114。第一蚀刻工艺可，例如，包含执行干蚀刻工艺、反应离子蚀刻(RIE)工艺、其他适合的蚀刻工艺或前述的任意组合。第一蚀刻工艺可包含将第三ILD层118暴露至一或多个蚀刻剂。该一或多个蚀刻剂可，例如，为或包括氯(例如，Cl2)、四氟化碳(例如，CF4)、氟(例如，F2)、氩、氦、氢、其他适合的蚀刻剂或前述的任意组合。在进一步的实施例中，因为在遮蔽层1202与导电线路112之间不发生覆盖错位，各开口1302直接位于相应的导电线路112上，且侧向地间隔于侧壁间隔物结构110的相对侧壁之间。
如图14的剖面图1400所示，在蚀刻停止层114上执行第二蚀刻工艺，借以扩大开口1302并暴露上导电线路112的顶表面。第二蚀刻工艺可，例如，包含执行干蚀刻工艺、RIE工艺、湿蚀刻工艺、其他适合的蚀刻工艺或前述的任意组合。第二蚀刻工艺可包含将蚀刻停止层114暴露于一或多个蚀刻剂。该一或多个蚀刻剂可，例如，为或包括四氟化碳(例如，CF4)、伸甲基(例如，CH2)、六氟环丁烯(例如，C4F6)、氟(例如，F2)、氯(例如，Cl2)、氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)、其他适合的蚀刻剂或前述的任意组合。在又一实施例中，执行移除工艺以移除掩模层(图13的1202)。
如图15的剖面图1500所示，于第三ILD层118上方沉积导电结构1502，借以填充开口(图14的1302)。可例如通过CVD、PVD、化学镀、电镀、溅射或其他适合的沉积或生长工艺来沉积导电结构1502。在一些实施例中，导电结构1502可，例如，为或包括铜、铝、钴、钌、钼、铱、铬、钨、镍、其他导电材料或前述的任意组合。
如图16的剖面图1600所示，执行平坦化工艺(例如，CMP工艺)至导电结构(图15的1502)，借以形成多个上导电导孔116。在一些实施例中，因为导电线路112与遮蔽层(图13的1202)之间不发生覆盖错位(参见图12)，各上导电导孔116侧向地间隔于侧壁间隔物结构110的相对侧壁之间，使得上导电导孔116与侧壁间隔物结构110侧向偏移一或多个不为零的距离。
图17、图18、图19、图20以及图21示出形成根据本公开的具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的第二方法的一些实施例的剖面图1700-2100。虽然图17、图18、图19、图20以及图21中所示的剖面图1700-2100参考第二方法进行描述，将理解的是，图17-图21中所示的结构不受第二方法限制而是可独立于第二方法单独存在。进一步地，虽然图17-图21作为一系列的动作描述，将理解的是，此些动作不受限制，此些动作的顺序在其他实施例中可被替换，且所公开的方法亦适用于其他结构。在其他实施例中，所示的一些动作及/或描述可整个或部分省去。
图17-图21的第二方法可示出图4-图16的第一方法的一些替代实施例。举例而言，图17-图21示出动作的一些实施例的剖面图1700-2100，多个所述动作可被执行以用来替代在图12-图16的动作，使得图4-图16的第一方法可替代的从图4-图11行进至图17-图21(跳过图12-图16)。
如图17的剖面图1700所示，于第三ILD层118上方形成遮蔽层1702。在一些实施例中，用以形成遮蔽层1702的工艺包含沉积遮蔽层材料于第三ILD层118上方且随后根据光掩膜(未显示)图案化该遮蔽层材料以形成多个相对侧壁1703os1、1703os2。多个相对侧壁1703os1、1703os2定义遮蔽层1702内的多个开口1703。在进一步的实施例中，遮蔽层1702可，例如，为或包括硬掩模层、光刻胶层、其他掩模层或前述的任意组合。
在一些实施例中，各开口1703的中心与第一实质上直线1704对齐，且各导电线路112的中心与第二实质上直线1706对齐。因为导电线路112与用以形成遮蔽层1702的光掩膜(未显示)之间的覆盖错位，各开口1703的中心与各相应的导电线路112的中心侧向偏移一侧向距离d。在一些实施例中，如图17所示，侧向距离d不为零。此覆盖错位可能是因为用以形成遮蔽层1702的光刻的光绕射的限制、掩模对准的限制、光刻工具的限制等。另外，此覆盖错位的发生可能随着导电线路112的尺寸减缩(即随着集成芯片的缩小)而增加。在进一步的实施例中，第三ILD层118以及第三ILD层118下面的层及/或结构可如图4-图11中所示及/或所述地形成。
如图18的剖面图1800所示，根据遮蔽层1702在第三ILD层118上执行第一蚀刻工艺，借以形成多个开口1802于第三ILD层118内。在一些实施例中，第一蚀刻工艺可过度蚀刻至蚀刻停止层114(未显示)。第一蚀刻工艺可，例如，包含执行干蚀刻工艺、RIE工艺、其他适合的蚀刻剂或前述的任意组合。第一蚀刻工艺可包含将第三ILD层118暴露至一或多个蚀刻剂。该一或多个蚀刻剂可，例如，为或包括氯(例如，Cl2)、四氟化碳(例如，CF4)、氟(例如，F2)、氩、氦、氢、其他适合的蚀刻剂或前述的任意组合。在进一步的实施例中，因为图17中所示及/或所述的覆盖错位，开口1802直接位于至少部分的侧壁间隔物结构110上。在又一实施例中，于第一蚀刻工艺期间，第三ILD层118的蚀刻比蚀刻停止层114的蚀刻更快。
如图19的剖面图1900所示，在蚀刻停止层114上执行第二蚀刻工艺，借以扩大开口1802并暴露上导电线路112的顶表面。在一些实施例中，第二蚀刻工艺可，例如，包含执行干蚀刻工艺、RIE工艺、湿蚀刻工艺、其他适合的蚀刻工艺或前述的任意组合。第二蚀刻工艺可包含将蚀刻停止层114及/或侧壁间隔物结构110暴露于一或多个蚀刻剂。该一或多个蚀刻剂可，例如，为或包括四氟化碳(例如，CF4)、伸甲基(例如，CH2)、六氟环丁烯(例如，C4F6)、氟(例如，F2)、氯(例如，Cl2)、氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)、其他适合的蚀刻剂或前述的任意组合。
根据遮蔽层1702执行第二蚀刻工艺，且因为图17中所示及/或所述的覆盖错位，开口1802暴露侧壁间隔物结构110的上表面110us。在第二蚀刻工艺期间，侧壁间隔物结构110以第一蚀刻率蚀刻，而蚀刻停止层114以第二蚀刻率蚀刻。在一些实施例中，因为侧壁间隔物结构110的材料、形状及/或厚度，第一蚀刻率小于第二蚀刻率，使得蚀刻停止层114可比侧壁间隔物结构110蚀刻得更快。此部分地确保了第二蚀刻工艺不会过度蚀刻至第二ILD层108，借以减轻与覆盖错位相关的问题。因此，可减轻第二蚀刻工艺期间对第二ILD层108的损坏，借以减轻相邻于导电线路112的电介质层及/或结构的时间相关电介质击穿(TDDB)并减轻相邻的导电线路112之间的电流泄漏路径。在又一实施例中，在执行第二蚀刻工艺之后，执行移除工艺以移除遮蔽层1702(未显示)。在进一步的实施例中，通过足够厚的侧壁间隔物结构110的厚度t1(例如，大于约2nm)，第二蚀刻工艺可不过度蚀刻穿过侧壁间隔物结构110的厚度t1并且不会损坏第二ILD层108。
如图20的剖面图2000所示，于第三ILD层118上方沉积导电结构2002，借以填充开口(图9的1802)。在一些实施例中，导电结构2002填充开口(图9的1802)使得导电结构2002从侧壁间隔物结构110连续地延伸至导电线路112的顶表面。在又一实施例中，将侧壁间隔物结构110设置于导电结构2002以及第二ILD层108之间，使得导电结构2002不与第二ILD层108接触。可例如通过CVD、PVD、化学镀、电镀、溅射或其他适合的沉积或生长工艺来沉积导电结构2002。在一些实施例中，导电结构2002可，例如，为或包括铜、铝、钴、钌、钼、铱、铬、钨、镍、其他导电材料或前述的任意组合。
如图21的剖面图2100所示，执行平坦化工艺(例如，CMP工艺)至导电结构(图20的2002)，借以形成多个上导电导孔116。在一些实施例中，因为导电线路与遮蔽层(图17的1702)之间的覆盖错位(参见图17)，上导电导孔116从侧壁间隔物结构110连续地延伸至导电线路112。
图22示出形成根据本公开的具有多个导电线路以及沿着该多个导电线路的侧壁设置的侧壁间隔物结构的集成芯片的方法2200。虽然方法2200作为一系列的动作或活动描述，将理解的是，方法2200不受所述的顺序或动作限制。因此，在一些实施例中，此些动作的顺序可以与所绘的不同顺序地实施及/或可同时实施。另外，在一些实施例中，所述的动作或活动可被拆分成与其他动作或子动作在不同的时点实施或同时实施的多个动作或活动。在一些实施例中，可省去所示的一些动作或活动，且可包含其他未示的动作或活动。
在动作2202，形成下导电导孔于第一层间电介质(ILD)层内。图4示出对应于动作2202的一些实施例的剖面图400。
在动作2204，形成导电层于第一ILD层上方并形成硬掩模层于该导电层上方。图4示出对应于动作2204的一些实施例的剖面图400。
在动作2206，图案化导电层以及硬掩模层，借以定义多个导电线路，其中硬掩模层位于各导电线路上。图5示出对应于动作2206的一些实施例的剖面图500。
在动作2208，形成侧壁间隔物结构于硬掩模层以及第一ILD层上方，使得侧壁间隔物结构沿着各导电线路的相对侧壁延伸。图6示出对应于动作2208的一些实施例的剖面图600。
在动作2210，形成第二ILD层于侧壁间隔物结构上方。图7示出对应于动作2210的一些实施例的剖面图700。
在动作2212，执行平坦化工艺至第二ILD层以及侧壁间隔物结构，使硬掩模层的顶表面暴露。图8示出对应于动作2212的一些实施例的剖面图800。
在动作2214，执行图案化工艺于硬掩模层上以暴露导电线路的顶表面。图9示出对应于动作2214的一些实施例的剖面图900。
在动作2216，形成蚀刻停止层于第二ILD层、侧壁间隔物结构以及多个导电线路上方。图10示出对应于动作2216的一些实施例的剖面图1000。
在动作2218，形成第三ILD层于蚀刻停止层上方。图11示出对应于动作2218的一些实施例的剖面图1100。
在动作2220，执行蚀刻工艺至第三ILD层以及蚀刻停止层以形成多个开口于导电线路上方。在一些实施例中，蚀刻工艺暴露侧壁间隔物结构的上表面。图12-图14示出对应于动作2220的一些实施例的剖面图1200-1400。图17-图19示出对应于动作2220的一些实施例的剖面图1700-1900。
在动作2222，形成多个上导电导孔于多个开口内。在一些实施例中，上导电导孔从侧壁间隔物结构的上表面延伸至相应的导电线路的顶表面。图15-图16示出对应于动作2222的一些实施例的剖面图1500-1600。图20-图21示出对应于动作2222的一些实施例的剖面图2000-2100。
据此，在一些实施例中，本公开关于位于基板上的多个导电线路。电介质侧壁间隔物结构沿着各导电线路的相对侧壁设置。多个上导电导孔设置于多个导电线路上方。在一些实施例中，上导电导孔从电介质侧壁间隔物结构的上表面延伸至相应的导电线路的顶表面。
在各种实施例中，本公开提供一种半导体结构，其包含：位于基板上的第一层间电介质(ILD)层；设置于第一ILD层内的下导电导孔；位于第一ILD层上的多个导电线路；侧向设置于导电线路之间的第二ILD层，其中第二ILD层包括第一材料；以及设置于第二ILD层以及多个导电线路之间的侧壁间隔物结构，其中侧壁间隔物结构沿着各导电线路的相对侧壁连续地延伸，其中侧壁间隔物结构的顶表面在多个导电线路的顶表面的垂直上方，且其中该侧壁间隔物结构包括不同于第一材料的第二材料。
在一实施例中，侧壁间隔物结构的底表面与多个导电线路的底表面对齐，且其中侧壁间隔物结构的第一高度高于多个导电线路的第二高度。
在一实施例中，各导电线路的宽度自多个导电线路的顶表面沿朝向基板的第一方向连续地增大，且其中下导电导孔的宽度自下导电导孔的顶表面沿第一方向连续地减缩。
在一实施例中，半导体结构，进一步包括：位于多个导电线路以及侧壁间隔物结构上的蚀刻停止层以及延伸穿过蚀刻停止层以接触相应的导电线路的上导电导孔，其中该蚀刻停止层从侧壁间隔物结构的顶表面连续地延伸至多个导电线路的顶表面。
在一实施例中，上导电导孔侧向设置于侧壁间隔物结构的相对侧壁之间，使上导电导孔与侧壁间隔物结构侧向偏移一不为零的距离。
在一实施例中，上导电导孔直接接触侧壁间隔物结构，且其中上导电导孔从侧壁间隔物结构的上表面，沿着侧壁间隔物结构的侧壁延伸至相应的导电线路的顶表面。
在一实施例中，上导电导孔包括下表面，该下表面在上导电导孔的底表面的垂直上方，其中该下表面直接接触侧壁间隔物结构且直接位于相应的导电线路的侧壁上。
在一实施例中，蚀刻停止层的厚度小于侧壁间隔物结构的厚度。
在一实施例中，第二材料的介电常数至少两倍大于第一材料的介电常数。
在各种实施例中，本公开提供一种集成芯片，其包括：位于基板上的第一层间电介质(ILD)层；直接位于基板上，且设置于第一ILD层内的半导体装置；位于半导体装置上，且设置于第一ILD层内的下导电导孔；位于第一ILD层上的多个导电线路；位于第一ILD层上，且侧向地包围多个导电线路的第二ILD层，其中第二ILD层的顶表面在多个导电线路上方；位于第二ILD层上的第三ILD层，其中第三ILD层的底表面设置于第二ILD层的顶表面下；设置于第二ILD层以及第三ILD层之间的蚀刻停止层；以及位于第一ILD层上的侧壁间隔物结构，其中侧壁间隔物结构侧向地包围多个导电线路，其中侧壁间隔物结构设置于第一ILD层以及第二ILD层之间，且其中侧壁间隔物结构的顶表面与第二ILD层的顶表面对齐。
在一实施例中，下导电导孔的底表面设置于半导体装置的顶表面下，且其中下导电导孔直接接触多个导电线路中的第一导电线路。
在一实施例中，多个导电线路包括第一导电线路以及第二导电线路，其中侧壁间隔物结构自第一导电线路的侧壁，沿着第一ILD层的顶表面延伸至第二导电线路的侧壁。
在一实施例中，侧壁间隔物结构包括第一材料，第二ILD层包括第二材料，且蚀刻停止层包括第三材料，其中第一材料不同于第二材料以及第三材料。
在一实施例中，第二ILD层包括侧向地隔开于侧壁间隔物结构的相对侧壁之间的多个空气隙。
在一实施例中，集成芯片进一步包括：延伸穿过第三ILD层以及蚀刻停止层以接触多个导电线路内的第一导电线路的上导电导孔，其中上导电导孔直接接触侧壁间隔物结构且直接接触第一导电线路。
在一实施例中，上导电导孔直接位于第一导电线路的侧壁上，且其中上导电导孔通过侧壁间隔物结构与第二ILD层相隔。
在各种实施例中，本公开提供一种半导体装置的形成方法，包括：形成第一层间电介质(ILD)层于基板上方；形成下导电导孔于第一ILD层内；沉积导电层于第一ILD层上方；沉积硬掩模层于导电层上方；图案化导电层以及硬掩模层，借以形成多个导电线路；形成于硬掩模层上方，且沿着导电线路的相对侧壁的侧壁间隔物结构；沉积第二ILD层于侧壁间隔物结构上方；执行平坦化工艺至第二ILD层以及侧壁间隔物结构直到暴露硬掩模层的上表面；执行移除工艺以移除硬掩模层，借以暴露多个导电线路的顶表面；沉积蚀刻停止层于侧壁间隔物结构以及多个导电线路上方；且形成多个上导电导孔于多个导电线路上方。
在一实施例中，形成多个上导电导孔包含：沉积第三ILD层于多个导电线路上方；执行第一蚀刻工艺于第三ILD层上，借以形成多个开口于第三ILD层中并暴露蚀刻停止层的上表面；执行第二蚀刻工艺于蚀刻停止层上，借以扩大开口并暴露多个导电线路的顶表面；形成导电结构于第三ILD层上方且于开口内；以及执行平坦化工艺至导电结构，借以形成多个上导电导孔。
在一实施例中，第二蚀刻工艺暴露侧壁间隔物结构的上表面，使导电线路自侧壁间隔物结构的上表面，沿着侧壁间隔物结构的侧壁延伸至多个导电线路的顶表面。
在一实施例中，多个上导电导孔分别直接位于相应的导电线路的侧壁上。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种半导体结构，包括：
一第一层间电介质层，位于一基板上；
一下导电导孔，设置于该第一层间电介质层内；
多个导电线路，位于该第一层间电介质层上；
一第二层间电介质层，侧向设置于该多个导电线路之间，其中该第二层间电介质层包括一第一材料；以及
一侧壁间隔物结构，设置于该第二层间电介质层以及该多个导电线路之间，其中该侧壁间隔物结构沿着各该导电线路的相对侧壁连续地延伸，其中该侧壁间隔物结构的一顶表面在该多个导电线路的顶表面的垂直上方，且其中该侧壁间隔物结构包括不同于该第一材料的一第二材料。
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