KR970003850A - 반도체 소자의 다층 금속 배선 형성방법 - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract 17
- 239000011229 interlayer Substances 0.000 claims abstract 12
- 239000000758 substrate Substances 0.000 claims abstract 3
- 238000005530 etching Methods 0.000 claims 4
- 238000005498 polishing Methods 0.000 claims 3
- 239000000126 substance Substances 0.000 claims 3
- 238000001312 dry etching Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
본 발명은 반도체 소자의 다층 금속 배선 형성방법을 개시한다. 개시한 방법은 반도체 기판상에 하층 금속배선을 형성하는 단계; 상기의 하층 금속 배선상에 감광막을 도포하고, 콘택을 형성할 부분에서의 하층 금속배선 부분이 노출되도록 노광 및 현상하여 홀이 형성된 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 고온에서 베이킹 시켜서 경화시키는 단계; 상기 감광막 패턴에 형성된 홀의 내부 및 주변부 전면에 금속막을 형성시켜서, 상기 감광막 패턴에 의해 노출된 부위를 매립시키는 단계; 상기 홀의 주면부에 형성된 금속막부분을 감광막 패턴의 표면이 노출될 정도까지 제거하여 콘택을 형성하는 단계; 상기 감광막 패턴을 제거하여 하층 금속 배선을 노출시키는 단계; 상기의 콘택 및 하층 금속 배선의 전면에 층간 절연막을 형성한 후, 콘택의 상부 표면이 노출되도록 층간 절연막의 상부 부분을 제거하는 단계; 및 상기의 층간 절연막 및 콘택부 상부에 상층 금속 배선을 형성하는 단계를 포함한다. 개시된 방법에 의하면, 반도체 소자의 금속 배선들간의 전기적 접촉 저항을 감소시킬 수 있고, 층간 절연막의 평탄화가 이루어지므로 소자의 신뢰도가 향상되고, 공정이 단순하므로 소자의 제조 수율이 향상된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (가) 내지 (마)는 본 발명의 실시예1에 관련되는 다층 금속 배선 형성방법을 공정 순서적으로 도시하는 반도체 소자의 요부 단면도.
Claims (8)
- (가) 반도체 기판상에 하층 금속 배선을 형성하는 단계; (나) 상기의 하층 금속 배선상에 감광막을 도포하고, 콘택을 형성할 부분에서 하층 금속 배선 부분이 노출되도록 노광 및 현상하여 홀(hole)이 형성된 감광막 패턴을 형성하는 단계; (다) 홀이 형성된 감광막 패턴을 고온에서 베이킹시켜서 경화시키는 단계; (라) 상기 감광막 패턴에 형성된 홀의 내부 및 주변부 전면에 금속막을 형성시켜서, 상기 홀을 상기 금속막으로 매립시키는 단계; (마) 상기 홀의 주변부에 형성된 금속막 부분을 감광막 패턴의 표면이 노출될 정도까지 제거하여 콘택을 형성하는 단계; (바) 상기 감광막 패턴을 제거하여 하층 금속 배선을 노출시키는 단계; (사) 상기의 콘택 및 하층 금속 배선의 전면에 층간 절연막을 형성한 후, 콘택의 상부 표면이 노출되도록 층간 절연막의 상부 부분을 제거하는 단계; 및 (아) 상기의 층간 절연막 및 콘택 영역의 상부에 상층 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
- 제1항에 있어서, 단계(다)에서, 감광막 패턴의 베이킹 온도는 200℃이상인 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
- 제1항에 있어서, 단계(마)에서 감광막 패턴의 제거는 에치백 또는 화학적 기계적 연마방법에 의해 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
- 제1항에 있어서, 단계(사)에서, 층간 절연막의 상부 부분의 제거는 화학적 기계적 연마방법에 의해 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
- (가) 반도체 기판상에 하층 금속 배선을 형성하는 단계; (나) 상기의 하층 금속 배선상에 콘택을 형성할 금속막을 형성하는 단계; (다) 상기의 금속막상에 감광막을 도포하고, 콘택을 형성할 금속막의 부위에만 감광막이 남도록 노광 및 현상하여 소정의 감광막 패턴을 형성하는 단계; (라) 상기의 감광막 패턴에 따라 상기 금속막을 선택적으로 식각을 실시하여 하층 금속 배선상에 콘택을 형성하는 단계; (마) 상기 감광막 패턴을 제거하는 단계; (바) 상기 콘택 및 하층 금속 배선의 상부 전면에 콘택의 높이보다 더 높게 층간 절연막을 형성한 후, 콘택의 상부 표면이 노출되도록 층간 절연막의 상부 부분을 제거하는 단계; 및 (사) 상기 콘택의 노출된 상부 표면 및 층간 절연막의 상부에 상층 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
- 제5항에 있어서, 단계(라)에서, 금속막의 선택적인 식각에 앞서서 감광막 패턴을 하드 베이킹시킨 후, 식각을 실시하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
- 제5항에 있어서, 단계(라)에서, 콘택을 형성하는 것은 건식 식각을 이용한 이방성 식각에 의해 실시되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
- 제5항에 있어서, 단계(바)에서, 층간 절연막의 상부 부분을 제거하는 것은 화학적 기계적 연마방법에 의해 실시되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950017714A KR100368979B1 (ko) | 1995-06-28 | 1995-06-28 | 반도체소자의다층금속배선형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950017714A KR100368979B1 (ko) | 1995-06-28 | 1995-06-28 | 반도체소자의다층금속배선형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970003850A true KR970003850A (ko) | 1997-01-29 |
KR100368979B1 KR100368979B1 (ko) | 2003-03-26 |
Family
ID=37416342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950017714A KR100368979B1 (ko) | 1995-06-28 | 1995-06-28 | 반도체소자의다층금속배선형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100368979B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100228278B1 (ko) * | 1996-11-27 | 1999-11-01 | 윤종용 | 반도체 장치의 제조 방법 |
-
1995
- 1995-06-28 KR KR1019950017714A patent/KR100368979B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100228278B1 (ko) * | 1996-11-27 | 1999-11-01 | 윤종용 | 반도체 장치의 제조 방법 |
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---|---|
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