KR20060055166A - 반도체소자의 콘택홀 형성방법 - Google Patents

반도체소자의 콘택홀 형성방법 Download PDF

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이주희
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Abstract

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로,
주변회로부의 콘택 식각공정을 기준으로 셀부를 식각하는 경우 유발되는 소자의 특성 열화를 방지하기 위하여,
상기 반도체기판 상의 셀부 및 주변회로부 각각에 랜딩 플러그 및 콘택패드를 형성하고 셀부와 주변회로부의 식각영역 단차를 완화시킨 다음, 후속 공정으로 식각공정을 공정을 실시하여 소자의 손상으로 인한 특성 열화를 방지할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 콘택홀 형성방법{Method for forming a contact holes of semiconductor devices}
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
도 2 는 본 발명의 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11,31 : 반도체기판 13,33 : 소자분리막
15,35 : 게이트 17,37 : 하부절연층
18,38 : 랜딩 플러그 19,39 : 층간절연막
21 : 제1감광막패턴 23,43 : 제1콘택홀
25,45 : 제2콘택홀 27 : 제2감광막패턴
29,47 : 제3콘택홀 40 : 콘택패드
41 : 감광막패턴 100,300 : 셀부
200,400 : 주변회로부
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 셀부 및 주변회로부의 콘택 식각 두께를 동일하게 조절하여 콘택식각공정시 기판이 손상된 현상을 방지할 수 있도록 하는 기술에 관한 것이다.
일반적으로, 반도체 메모리 소자인 디램은 하나의 트랜지스터와 캐패시터로 형성되고 이들을 구동하기 위하여 비트라인이나 금속배선 등을 필요로 하게 된다.
그러나, 반도체소자가 고집적화됨에 따라 높은 에스펙트비 ( aspect ratio )를 갖는 콘택 공정을 실시하여야 하게 되었고 그에 따른 소자의 제조 공정이 어렵게 되며 소자의 특성 및 신뢰성이 저하되게 되었다.
이를 극복하기 위하여, 비트라인과 캐패시터의 콘택 깊이를 감소시켜 소자의 제조 공정을 용이하게 실시할 수 있는 랜딩 플러그를 형성하는 공정을 사용하였다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도로서, 셀부(100) 및 주변회로부(200)를 동시한 도시한 것이다.
도 1a를 참조하면, 트렌치형 소자분리막(13)이 구비되는 반도체기판(11) 상에 게이트산화막, 게이트용 폴리실리콘층, 게이트용 금속층 및 하드마스크층을 형성하고 게이트 마스크를 이용한 사진식각공정으로 게이트(15)를 형성한다. 이때, 상기 게이트(15)는 셀부(100) 및 주변회로부(200)에 동시에 형성한 것이다.
상기 게이트(15)의 측벽에 절연막 스페이서(미도시)를 형성한다.
그 다음, 전체표면상부에 하부절연층(17)을 형성하고 랜딩 플러그 콘택마스크(미도시)를 이용한 사진식각공정으로 상기 하부절연층(17)을 식각하여 상기 반도 체기판의 활성영역을 노출시키는 랜딩 플러그 콘택홀(미도시)을 형성한다. 이때, 상기 하부절연층(17)은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 산화 절연물질로 형성한다.
그리고, 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그 폴리(미도시)를 전체표면상부에 증착하고 상기 하드마스크층을 노출시키는 평탄화식각공정을 실시하여 랜딩 플러그(18)를 셀부에만 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정으로 실시하며, 상기 게이트 사이의 활성영역에 접속되는 비트라인용과 저장전극용 랜딩 플러그를 분리시키기 위하여 상기 게이트의 하드마스크층이 노출되도록 실시한다.
그 다음, 전체표면상부에 평탄화된 층간절연막(19)을 형성하고 비트라인 콘택마스크(미도시)를 이용한 노광 및 현상 공정으로 제1감광막패턴(21)을 형성한다.
이때, 상기 제1감광막패턴(21)은 주변회로부(200)의 비트라인 콘택 영역인 활성영역 및 게이트(15)를 노출시키는 형태로 형성된 것이다.
그 다음, 상기 제1감광막패턴(21)을 마스크로 하여 상기 층간절연막(19) 및 하부절연층(17)을 식각함으로써 상기 활성영역을 노출시키는 제1콘택홀(23)을 형성하는 동시에 상기 게이트(15)를 노출시키는 제2콘택홀(25)을 형성한다.
도 1b를 참조하면, 상기 제1감광막패턴(21)을 제거하고 세정한 다음, 전체표면상부에 제2감광막패턴(27)을 형성한다.
이때, 상기 제2감광막패턴(27)은 비트라인 콘택마스크(미도시)를 이용한 노광 및 현상공정으로 셀부(100)의 비트라인 콘택 영역을 노출시키는 형태로 형성한 것이다.
그 다음, 상기 제2감광막패턴(27)을 마스크로 하여 상기 층간절연막(19)을 식각함으로써 상기 랜딩 플러그(18)를 노출시키는 제3콘택홀(47)을 형성한다.
이때, 상기 제3콘택홀(47) 식각공정은 상기 주변회로부(200)에서와 같은 식각조건으로 실시하는 경우 상기 랜딩 플러그(18)가 손상되며, 오정렬시 게이트(15)의 하드마스크층이나 스페이서가 손상되어 소자의 특성을 열화시키는 현상이 유발된다.
상기한 바와 같이 종래기술에 따른 반도체소자의 콘택홀 형성방법은, 비트라인 콘택 공정시 주변회로부와 셀부의 단차로 인하여 상기 주변회로부를 기준으로 콘택식각하는 경우 셀부가 손상될 수 있어 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 셀부의 랜딩 플러그 형성공정과 같은 공정으로 주변회로부의 활성영역에 위치하는 비트라인 콘택 영역에 콘택패드를 형성하여 셀부와 주변회로부의 단차를 완화시킴으로써 비트라인 콘택 공정시 셀부의 랜딩 플러그 또는 그 주변의 구조물이 손상되는 현상을 방지할 수 있도록 하여 반도체소자의 특성 열화를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법은,
반도체기판 상에 게이트를 형성하는 공정과,
상기 반도체기판 상의 셀부 및 주변회로부 각각에 랜딩 플러그 및 콘택패드를 형성하는 공정과,
전체표면상부에 층간절연막을 형성하고 비트라인 콘택마스크를 이용한 사진식각공정으로 셀부의 랜딩 플러그를 노출시키며 주변회로부의 게이트 및 콘택패드를 노출시키는 비트라인 콘택홀을 형성하는 공정을 포함하는 것과,
상기 랜딩 플러그 및 콘택패드는 폴리실리콘, 텅스텐 및 구리 중에서 선택된 한가지 물질로 형성하는 것과,
상기 사진식각공정시 사용되는 감광막의 높이를 1000 ～ 6000 Å 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2 은 본 발명의 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도이다.
도 2를 참조하면, 트렌치형 소자분리막(33)이 구비되는 반도체기판(31) 상에 게이트산화막, 게이트용 폴리실리콘층, 게이트용 금속층 및 하드마스크층을 형성하고 게이트 마스크를 이용한 사진식각공정으로 게이트(35)를 형성한다. 이때, 상기 게이트(35)는 셀부(300) 및 주변회로부(400)에 동시에 형성한 것이다.
상기 게이트(35)의 측벽에 절연막 스페이서(미도시)를 형성한다.
그 다음, 전체표면상부에 하부절연층(37)을 형성하고 랜딩 플러그 콘택마스크(미도시)를 이용한 사진식각공정으로 상기 하부절연층(37)을 식각하여 상기 반도체기판의 활성영역을 노출시키는 랜딩 플러그 콘택홀(미도시)을 형성한다. 이때, 상기 하부절연층(37)은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 산화 절연물질로 형성한다.
그리고, 상기 랜딩 플러그 콘택홀을 매립하는 폴리실리콘, 텅스텐 및 구리 중에서 선택된 어느 한가지를 전체표면상부에 증착하고 상기 하드마스크층을 노출시키는 평탄화식각하여 셀부(300)에 랜딩 플러그(18)를 형성하는 동시에 주변회로부(400) 활성영역의 비트라인 콘택 영역에 콘택패드(40)를 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정으로 실시하며, 상기 게이트 사이의 활성영역에 접속되는 비트라인용과 저장전극용 랜딩 플러그를 분리시키기 위하여 상기 게이트의 하드마스크층이 노출되도록 실시한다.
그 다음, 전체표면상부에 평탄화된 층간절연막(39)을 형성하고 비트라인 콘택마스크(미도시)를 이용한 노광 및 현상 공정으로 감광막패턴(41)을 1000 ～ 6000 Å 두께로 형성한다.
이때, 상기 감광막패턴(41)은 셀부(300) 및 주변회로부(400)의 비트라인 콘택 콘택영역을 노출시키는 형태로 형성한 것이다.
그 다음, 상기 감광막패턴(41)을 마스크로 하여 상기 층간절연막(39)을 식각하여 주변회로부(400)의 콘택패드(40)를 노출시키는 제1콘택홀(43), 주변회로부(400)의 게이트(15)를 노출시키는 제2콘택홀(45) 그리고 셀부의 랜딩 플러그(38)를 노출시키는 제3콘택홀(47)을 형성한다.
후속 공정으로 상기 감광막패턴(41)을 제거하고 세정하여 셀부(300)의 비트라인 콘택홀을 손상없이 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택홀 형성방법은, 주변회로부 활성영역의 비트라인 콘택영역에 셀부의 랜딩 플러그와 같은 공정으로 콘택패턴을 형성함으로써 셀부와 주변회로부에 위치하는 비트라인 콘택 영역의 단차를 제거하여 비트라인 콘택 식각공정으로 인한 셀부의 손상을 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 반도체기판 상에 게이트를 형성하는 공정과,
    상기 반도체기판 상의 셀부 및 주변회로부 각각에 랜딩 플러그 및 콘택패드를 형성하는 공정과,
    전체표면상부에 층간절연막을 형성하고 비트라인 콘택마스크를 이용한 사진식각공정으로 셀부의 랜딩 플러그를 노출시키며 주변회로부의 게이트 및 콘택패드를 노출시키는 비트라인 콘택홀을 형성하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 랜딩 플러그 및 콘택패드는 폴리실리콘, 텅스텐 및 구리 중에서 선택된 한가지 물질로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서,
    상기 사진식각공정시 사용되는 감광막의 높이를 1000 ～ 6000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
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