JPH0571138B2 - - Google Patents
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- JPH0571138B2 JPH0571138B2 JP60186063A JP18606385A JPH0571138B2 JP H0571138 B2 JPH0571138 B2 JP H0571138B2 JP 60186063 A JP60186063 A JP 60186063A JP 18606385 A JP18606385 A JP 18606385A JP H0571138 B2 JPH0571138 B2 JP H0571138B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多
層配線を有する半導体装置の配線間の短絡防止及
び層間絶縁膜の耐圧向上を図つた半導体装置の製
造方法に関する。
層配線を有する半導体装置の配線間の短絡防止及
び層間絶縁膜の耐圧向上を図つた半導体装置の製
造方法に関する。
近年、半導体装置の高密度化、高速化を図るた
めに、配線層の微細化、多層化が進められてお
り、かつ配線材料として多結晶シリコンが用いら
れている。そして、この種の配線層構造では、各
配線層間を絶縁するために、多結晶シリコン自身
の熱酸化膜或いは気相成長法による絶縁膜を利用
している。
めに、配線層の微細化、多層化が進められてお
り、かつ配線材料として多結晶シリコンが用いら
れている。そして、この種の配線層構造では、各
配線層間を絶縁するために、多結晶シリコン自身
の熱酸化膜或いは気相成長法による絶縁膜を利用
している。
例えば、第２図ａ〜ｄには多結晶シリコン層を
多層に構成した半導体装置として、MOS型ダイ
ナミツクメモリを示しており、この装置は次のよ
うな工程により製造されている。
多層に構成した半導体装置として、MOS型ダイ
ナミツクメモリを示しており、この装置は次のよ
うな工程により製造されている。
先ず、同図ａのように、半導体基板２１上に選
択酸化法によつてフイールド絶縁膜２２を形成
し、かつ記憶容量部の薄い絶縁膜２３を形成す
る。次いで、同図ｂのように、多結晶シリコン層
を全面に堆積した後これをフオトリソグラフイ技
術を用いてパターニングし、記憶容量部の容量電
極２４を形成する。
択酸化法によつてフイールド絶縁膜２２を形成
し、かつ記憶容量部の薄い絶縁膜２３を形成す
る。次いで、同図ｂのように、多結晶シリコン層
を全面に堆積した後これをフオトリソグラフイ技
術を用いてパターニングし、記憶容量部の容量電
極２４を形成する。
次に、前記薄い絶縁膜２３の露呈部分を除去し
た後に熱処理を行い、同図ｃのように、これより
も厚いゲート絶縁膜２５を新たに形成するととも
に、前記容量電極２４上には層間絶縁膜２６を形
成する。
た後に熱処理を行い、同図ｃのように、これより
も厚いゲート絶縁膜２５を新たに形成するととも
に、前記容量電極２４上には層間絶縁膜２６を形
成する。
その後、多結晶シリコンを全面に被着し、かつ
これをフオトリソグラフイ技術等によつてパター
ン形成することにより、同図ｄのようにゲート電
極２７を形成する。以下、常法によりソース・ド
レイン領域としての拡散層２８を形成し、更に図
示を省略するアルミニウム配線等を形成すること
によつてMOS型ダイナミツクメモリが完成され
る。
これをフオトリソグラフイ技術等によつてパター
ン形成することにより、同図ｄのようにゲート電
極２７を形成する。以下、常法によりソース・ド
レイン領域としての拡散層２８を形成し、更に図
示を省略するアルミニウム配線等を形成すること
によつてMOS型ダイナミツクメモリが完成され
る。
このようにして形成された半導体装置では、第
３図に拡大図示するように、容量電極２４の端部
において層間絶縁膜２６は曲面状に酸化成長され
るため、半導体基板に近接する部分を厚く形成す
ることが難しく、この層間絶縁膜２６上に形成さ
れるゲート電極２７との間の絶縁耐圧が低くな
り、静電気や半導体装置動作中の電源ノイズ等に
よつて簡単に破壊される恐れがある。
３図に拡大図示するように、容量電極２４の端部
において層間絶縁膜２６は曲面状に酸化成長され
るため、半導体基板に近接する部分を厚く形成す
ることが難しく、この層間絶縁膜２６上に形成さ
れるゲート電極２７との間の絶縁耐圧が低くな
り、静電気や半導体装置動作中の電源ノイズ等に
よつて簡単に破壊される恐れがある。
また、この部分の層間絶縁膜２６は、図示のよ
うにオーバハング状に形成されるため、ゲート電
極２７を構成する多結晶シリコンを減圧気相成長
法によつて形成すると、多結晶シリコンがオーバ
ハング部の下側にまで侵入して成長される。そし
て、ゲート電極２７をパターン形成するために異
方性の高いエツチング処理を施したときには、オ
ーバハング部の下側の多結晶シリコンはオーバハ
ング部の影となつて有効にエツチング除去でき
ず、この部分に多結晶シリコンが残存されること
になる。このため、残存多結晶シリコンによつて
断面方向（紙面に垂直な方向）にゲート電極２７
同志が導通し、短絡して素子回路の不良を生じる
という問題がある。
うにオーバハング状に形成されるため、ゲート電
極２７を構成する多結晶シリコンを減圧気相成長
法によつて形成すると、多結晶シリコンがオーバ
ハング部の下側にまで侵入して成長される。そし
て、ゲート電極２７をパターン形成するために異
方性の高いエツチング処理を施したときには、オ
ーバハング部の下側の多結晶シリコンはオーバハ
ング部の影となつて有効にエツチング除去でき
ず、この部分に多結晶シリコンが残存されること
になる。このため、残存多結晶シリコンによつて
断面方向（紙面に垂直な方向）にゲート電極２７
同志が導通し、短絡して素子回路の不良を生じる
という問題がある。
本発明によれば、層間絶縁膜における耐圧の増
大及び残存物による配線層間の短絡を防止するた
めに、第１の耐酸化性絶縁膜を半導体基体の全面
に形成する工程と、第１の耐酸化性絶縁膜をおお
つて第１の導電性膜を形成する工程と、第１の導
電性膜をおおつて第２の耐酸化性絶縁膜を形成す
る工程と、第１の導電性膜および第２の耐酸化性
絶縁膜をほぼ同一平面形状に選択的に除去して第
１の導電性膜による第１の配線層を形成する工程
と、第１の耐酸化性絶縁膜および第２の耐酸化性
絶縁膜から露出している第１の配線層の側面を熱
酸化して第１の配線層の側面から第１の配線層の
側面に沿つた第１の耐酸化性絶縁膜上に延在する
側壁絶縁膜を形成する工程と、第２の耐酸化性絶
縁膜および第１の配線層から露出する第１の耐酸
化性絶縁膜を除去する工程と、少なくとも第１の
配線層の表面および第１の耐酸化性絶縁膜の除去
された半導体基体の表面を熱酸化して酸化絶縁膜
を形成する工程と、側壁絶縁膜の側方の半導体基
体上の酸化絶縁膜上に第２の配線層を形成する工
程とを有する半導体装置の製造方法を得る。
大及び残存物による配線層間の短絡を防止するた
めに、第１の耐酸化性絶縁膜を半導体基体の全面
に形成する工程と、第１の耐酸化性絶縁膜をおお
つて第１の導電性膜を形成する工程と、第１の導
電性膜をおおつて第２の耐酸化性絶縁膜を形成す
る工程と、第１の導電性膜および第２の耐酸化性
絶縁膜をほぼ同一平面形状に選択的に除去して第
１の導電性膜による第１の配線層を形成する工程
と、第１の耐酸化性絶縁膜および第２の耐酸化性
絶縁膜から露出している第１の配線層の側面を熱
酸化して第１の配線層の側面から第１の配線層の
側面に沿つた第１の耐酸化性絶縁膜上に延在する
側壁絶縁膜を形成する工程と、第２の耐酸化性絶
縁膜および第１の配線層から露出する第１の耐酸
化性絶縁膜を除去する工程と、少なくとも第１の
配線層の表面および第１の耐酸化性絶縁膜の除去
された半導体基体の表面を熱酸化して酸化絶縁膜
を形成する工程と、側壁絶縁膜の側方の半導体基
体上の酸化絶縁膜上に第２の配線層を形成する工
程とを有する半導体装置の製造方法を得る。
次に、本発明を図面を参照して説明する。
第１図ａ〜ｅは本発明の半導体装置の製造方法
の一実施例を工程順に説明するための断面図であ
る。
の一実施例を工程順に説明するための断面図であ
る。
先ず、同図ａのように、シリコン等の半導体基
板１の主面に、既に知られた選択酸化法によつて
フイールド絶縁膜２を0.5〜1.0μｍの厚さに形成
し、このフイールド絶縁膜２で画成された領域
に、100〜300Åの薄い酸化シリコン膜３を形成す
る。そして、この酸化シリコン膜３上に第１の耐
酸化性絶縁膜としての窒化シリコン膜４を減圧気
相成長法によつて100〜300Åの厚さに成長させ
る。
板１の主面に、既に知られた選択酸化法によつて
フイールド絶縁膜２を0.5〜1.0μｍの厚さに形成
し、このフイールド絶縁膜２で画成された領域
に、100〜300Åの薄い酸化シリコン膜３を形成す
る。そして、この酸化シリコン膜３上に第１の耐
酸化性絶縁膜としての窒化シリコン膜４を減圧気
相成長法によつて100〜300Åの厚さに成長させ
る。
次いで、全面に多結晶シリコン層を形成し、か
つその上に第２の耐酸化性絶縁膜としての窒化シ
リコン膜を形成した後に、これをフオトリソグラ
フイ技術によつてパターン形成し、同図ｂのよう
に上面に窒化シリコン膜６を一体に有する記憶容
量部の容量電極５、換言すれば下層配線層を構成
する。この時、前記多結晶シリコン層からなる容
量電極５は減圧気相成長法によつて3000〜6000Å
の厚さとし、窒化シリコン膜６は同様に減圧気相
成長法によつて100〜500Åの厚さに形成する。
つその上に第２の耐酸化性絶縁膜としての窒化シ
リコン膜を形成した後に、これをフオトリソグラ
フイ技術によつてパターン形成し、同図ｂのよう
に上面に窒化シリコン膜６を一体に有する記憶容
量部の容量電極５、換言すれば下層配線層を構成
する。この時、前記多結晶シリコン層からなる容
量電極５は減圧気相成長法によつて3000〜6000Å
の厚さとし、窒化シリコン膜６は同様に減圧気相
成長法によつて100〜500Åの厚さに形成する。
次に、前記第１及び第２の耐酸化性絶縁膜（窒
化シリコン膜）４，６をマスクにして、露呈され
ている容量電極５の端部側面を熱酸化処理し、同
図ｃのように、この端部に1000〜3000Åの厚い酸
化シリコン膜７を形成する。その上で、前記第１
及び第２の耐酸化性絶縁膜４，６の露呈部分を熱
リン酸によつて選択的に除去し、かつ前記薄い酸
化シリコン膜３を併せて除去した後、熱酸化処理
によつて同図ｄのように、半導体基板１表面には
ゲート絶縁膜としての酸化シリコン膜８を、また
前記容量電極５上面には層間絶縁膜としての酸化
シリコン膜９を夫々形成する。この時、容量電極
５を構成する多結晶シリコンは所要量のリンがド
ープされているため、900〜1000℃のスチーム酸
化処理では増殖酸化され、リンをドープしていな
い半導体基板１表面のゲート絶縁膜よりも４〜５
倍の厚さの酸化膜として形成されることになる。
化シリコン膜）４，６をマスクにして、露呈され
ている容量電極５の端部側面を熱酸化処理し、同
図ｃのように、この端部に1000〜3000Åの厚い酸
化シリコン膜７を形成する。その上で、前記第１
及び第２の耐酸化性絶縁膜４，６の露呈部分を熱
リン酸によつて選択的に除去し、かつ前記薄い酸
化シリコン膜３を併せて除去した後、熱酸化処理
によつて同図ｄのように、半導体基板１表面には
ゲート絶縁膜としての酸化シリコン膜８を、また
前記容量電極５上面には層間絶縁膜としての酸化
シリコン膜９を夫々形成する。この時、容量電極
５を構成する多結晶シリコンは所要量のリンがド
ープされているため、900〜1000℃のスチーム酸
化処理では増殖酸化され、リンをドープしていな
い半導体基板１表面のゲート絶縁膜よりも４〜５
倍の厚さの酸化膜として形成されることになる。
なお、前記薄い酸化シリコン膜３を除去する際
に、容量電極５側の酸化シリコン膜７も一部エツ
チングされるが、この再度の酸化工程によつて酸
化シリコン膜７はオーバハングの存在しない良好
な形状に修正される。
に、容量電極５側の酸化シリコン膜７も一部エツ
チングされるが、この再度の酸化工程によつて酸
化シリコン膜７はオーバハングの存在しない良好
な形状に修正される。
しかる後、ゲート電極となる多結晶シリコン層
を減圧気相成長法を用いて4000〜6000Åの厚さに
形成し、フオトリソグラフイ技術によつて所定の
パターンに形成して同図ｅのゲート電極１０、換
言すれば上層配線層を形成する。この際、図外の
配線層を同時に形成できることは言うまでもな
く、これにより上下の各配線層を有する多層配線
構造が構成される。
を減圧気相成長法を用いて4000〜6000Åの厚さに
形成し、フオトリソグラフイ技術によつて所定の
パターンに形成して同図ｅのゲート電極１０、換
言すれば上層配線層を形成する。この際、図外の
配線層を同時に形成できることは言うまでもな
く、これにより上下の各配線層を有する多層配線
構造が構成される。
以下、ゲート電極１０等をマスクにして半導体
基板１に不純物を注入し、ソース・ドレイン領域
としての拡散層１１を形成し、これによりMOS
型ダイナミツクメモリを完成する。
基板１に不純物を注入し、ソース・ドレイン領域
としての拡散層１１を形成し、これによりMOS
型ダイナミツクメモリを完成する。
したがつて、この方法により形成したMOS型
ダイナミツクメモリによれば、容量電極５の端部
に形成する酸化シリコン膜７を、第１及び第２の
耐酸化性絶縁膜４，６をマスクにして単独で熱酸
化処理して形成しているので、この酸化シリコン
膜７を十分に厚く形成でき、しかもオーバハング
の無い形状に形成できる。このため、上層配線層
としてのゲート電極１０との間の絶縁耐圧を十分
高いものにできるとともに、酸化シリコン膜７下
側での多結晶シリコン等の残存をも防止でき、配
線間の短絡を防止することもできる。
ダイナミツクメモリによれば、容量電極５の端部
に形成する酸化シリコン膜７を、第１及び第２の
耐酸化性絶縁膜４，６をマスクにして単独で熱酸
化処理して形成しているので、この酸化シリコン
膜７を十分に厚く形成でき、しかもオーバハング
の無い形状に形成できる。このため、上層配線層
としてのゲート電極１０との間の絶縁耐圧を十分
高いものにできるとともに、酸化シリコン膜７下
側での多結晶シリコン等の残存をも防止でき、配
線間の短絡を防止することもできる。
なお、前記実施例ではMOS型ダイナミツクメ
モリに本発明を適用した例を説明したが、例えば
CCDデバイスやUUPROM等の多結晶シリコンを
用いた多層配線構造を有する半導体装置であれば
同様に実施できることは言うまでもない。
モリに本発明を適用した例を説明したが、例えば
CCDデバイスやUUPROM等の多結晶シリコンを
用いた多層配線構造を有する半導体装置であれば
同様に実施できることは言うまでもない。
以上説明したように本発明は、第１の耐酸化性
絶縁膜を半導体基体の全面に形成する工程と、第
１の耐酸化性絶縁膜をおおつて第１の導電性膜を
形成する工程と、第１の導電性膜をおおつて第２
の耐酸化性絶縁膜を形成する工程と、第１の導電
性膜および第２の耐酸化性絶縁膜をほぼ同一平面
形状に選択的に除去して第１の導電性膜による第
１の配線層を形成する工程と、第１の耐酸化性絶
縁膜および第２の耐酸化性絶縁膜から露出してい
る第１の配線層の側面を熱酸化して第１の配線層
の側面から第１の配線層の側面に沿つた第１の耐
酸化性絶縁膜上に延在する側壁絶縁膜を形成する
工程と、第２の耐酸化性絶縁膜および第１の配線
層から露出する第１の耐酸化性絶縁膜を除去する
工程と、少なくとも第１の配線層の表面および第
１の耐酸化性絶縁膜の除去された半導体基体の表
面を熱酸化して酸化絶縁膜を形成する工程と、側
壁絶縁膜の側方の半導体基体上の酸化絶縁膜上に
第２の配線層を形成する工程とを有するので、下
層配線層の側面のみに個別に熱酸化膜を形成して
この部分の酸化膜を十分に厚くしかもオーバハン
グの無い状態に構成でき、これにより上層配線層
との間の絶縁耐圧を十分高いものにできるととも
に、酸化膜下での多結晶シリコンの残存もなく配
線間の短絡を防止することができ、信頼性の高い
多層配線構造をまた下層配線の側面の熱酸化時に
は、下層配線層の上面側および下面側および下層
配線の周囲に他の熱酸化膜の成長がないため、第
３図のオーバハング部のような成長する熱酸化絶
縁膜同志の相互干渉による成長不良が発生せず、
熱酸化絶縁膜を下層配線層の側面に沿つた窒化シ
リコン膜上に厚く延ばして形成できる効果があ
る。
絶縁膜を半導体基体の全面に形成する工程と、第
１の耐酸化性絶縁膜をおおつて第１の導電性膜を
形成する工程と、第１の導電性膜をおおつて第２
の耐酸化性絶縁膜を形成する工程と、第１の導電
性膜および第２の耐酸化性絶縁膜をほぼ同一平面
形状に選択的に除去して第１の導電性膜による第
１の配線層を形成する工程と、第１の耐酸化性絶
縁膜および第２の耐酸化性絶縁膜から露出してい
る第１の配線層の側面を熱酸化して第１の配線層
の側面から第１の配線層の側面に沿つた第１の耐
酸化性絶縁膜上に延在する側壁絶縁膜を形成する
工程と、第２の耐酸化性絶縁膜および第１の配線
層から露出する第１の耐酸化性絶縁膜を除去する
工程と、少なくとも第１の配線層の表面および第
１の耐酸化性絶縁膜の除去された半導体基体の表
面を熱酸化して酸化絶縁膜を形成する工程と、側
壁絶縁膜の側方の半導体基体上の酸化絶縁膜上に
第２の配線層を形成する工程とを有するので、下
層配線層の側面のみに個別に熱酸化膜を形成して
この部分の酸化膜を十分に厚くしかもオーバハン
グの無い状態に構成でき、これにより上層配線層
との間の絶縁耐圧を十分高いものにできるととも
に、酸化膜下での多結晶シリコンの残存もなく配
線間の短絡を防止することができ、信頼性の高い
多層配線構造をまた下層配線の側面の熱酸化時に
は、下層配線層の上面側および下面側および下層
配線の周囲に他の熱酸化膜の成長がないため、第
３図のオーバハング部のような成長する熱酸化絶
縁膜同志の相互干渉による成長不良が発生せず、
熱酸化絶縁膜を下層配線層の側面に沿つた窒化シ
リコン膜上に厚く延ばして形成できる効果があ
る。
第１図ａ〜ｅは本発明方法を工程順に示す断面
図、第２図ａ〜ｄは従来方法を工程順に示す断面
図、第３図は従来の不具合を説明するための一部
拡大断面図である。 １，２１……半導体基板、２，２２……フイー
ルド絶縁膜、３，２３……酸化シリコン膜、４…
…窒化シリコン膜（第１の耐酸化性絶縁膜）、５，
２４……容量電極（下層配線層）、６……窒化シ
リコン膜（第２の耐酸化性絶縁膜）、８，２５…
…酸化シリコン膜（ゲート絶縁膜）、７，９，２
６……酸化シリコン膜（層間絶縁膜）、１０，２
７……ゲート電極、１１，２８……拡散層。
図、第２図ａ〜ｄは従来方法を工程順に示す断面
図、第３図は従来の不具合を説明するための一部
拡大断面図である。 １，２１……半導体基板、２，２２……フイー
ルド絶縁膜、３，２３……酸化シリコン膜、４…
…窒化シリコン膜（第１の耐酸化性絶縁膜）、５，
２４……容量電極（下層配線層）、６……窒化シ
リコン膜（第２の耐酸化性絶縁膜）、８，２５…
…酸化シリコン膜（ゲート絶縁膜）、７，９，２
６……酸化シリコン膜（層間絶縁膜）、１０，２
７……ゲート電極、１１，２８……拡散層。
Claims (1)
- １ 第１の耐酸化性絶縁膜を半導体基体の全面に
形成する工程と、前記第１の耐酸化性絶縁膜をお
おつて第１の導電性膜を形成する工程と、前記第
１の導電性膜をおおつて第２の耐酸化性絶縁膜を
形成する工程と、前記第１の導電性膜および前記
第２の耐酸化性絶縁膜をほぼ同一平面形状に選択
的に除去して前記第１の導電性膜による第１の配
線層を形成する工程と、前記第１の耐酸化性絶縁
膜および前記第２の耐酸化性絶縁膜から露出して
いる前記第１の配線層の側面を熱酸化して前記第
１の配線層の側面から前記第１の配線層の側面に
沿つた前記第１の耐酸化性絶縁膜上に延在する側
壁絶縁膜を形成する工程と、前記第２の耐酸化性
絶縁膜および前記第１の配線層から露出する前記
第１の耐酸化性絶縁膜を除去する工程と、少なく
とも前記第１の配線層の表面および前記第１の耐
酸化性絶縁膜の除去された前記半導体基体の表面
を熱酸化して酸化絶縁膜を形成する工程と、前記
側壁絶縁膜の側方の前記半導体基体上の前記酸化
絶縁膜上に第２の配線層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606385A JPS6246545A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606385A JPS6246545A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246545A JPS6246545A (ja) | 1987-02-28 |
| JPH0571138B2 true JPH0571138B2 (ja) | 1993-10-06 |
Family
ID=16181739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18606385A Granted JPS6246545A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246545A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754827B2 (ja) * | 1985-09-04 | 1995-06-07 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS56137657A (en) * | 1980-03-29 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1985
- 1985-08-23 JP JP18606385A patent/JPS6246545A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS56137657A (en) * | 1980-03-29 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246545A (ja) | 1987-02-28 |
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