KR20220051698A - 반도체 패키지 - Google Patents

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KR20220051698A
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sensor chip
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connection
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조용회
서선경
조차제
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Abstract

반도체 패키지가 제공된다. 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판; 패키지 기판 상의 연결 기판; 상기 연결 기판 상의 제1 이미지 센서 칩; 상기 연결 기판 상에서 상기 제1 이미지 센서 칩과 수평적으로 이격된 제2 이미지 센서 칩; 및 상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 메모리 칩을 포함하되, 상기 제1 이미지 센서 칩과 상기 제2 이미지 센서 칩 사이의 거리는 상기 제1 이미지 센서 칩의 두께에 비해 작을 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 이미지 센서 칩을 포함하는 반도체 패키지에 관한 것이다.
이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변화시키는 반도체 소자이다. 이미지 센서는 크게 전하결합소자 (charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다. 이미지 센서는 카메라, 캠코더, 멀티 미디어 퍼스널 컴퓨터 및/또는 감시 카메라 등에 응용되고 있으며, 그 사용이 최근 급격히 증가하고 있다.
한편, 하나의 반도체 패키지 내의 이미지 센서의 개수가 증가됨에 따라, 점차 복잡해지고 길어지는 배선 경로와 한정된 실장 공간에 따른 한계를 극복하기 위하여, 새로운 구조를 갖는 반도체 패키지에 관한 연구가 지속적으로 요구되고 있다.
본 발명이 해결하고자 하는 과제는 이미지 센서 칩의 실장면적이 감소되고, 전기적 효율 및 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 패키지가 제공된다. 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판; 패키지 기판 상의 연결 기판; 상기 연결 기판 상의 제1 이미지 센서 칩; 상기 연결 기판 상에서 상기 제1 이미지 센서 칩과 수평적으로 이격된 제2 이미지 센서 칩; 및 상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 메모리 칩을 포함하되, 상기 제1 이미지 센서 칩과 상기 제2 이미지 센서 칩 사이의 거리는 상기 제1 이미지 센서 칩의 두께에 비해 작을 수 있다.
본 발명의 다른 실시예들에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 배치된 연결 기판으로서, 상기 연결 기판은 지지층, 상기 지지층을 상하로 관통하는 관통 전극 및 상기 지지층 상에서 상기 관통 전극과 전기적으로 연결된 재배선 층을 포함하는 것; 상기 재배선 층 상에 실장된 제1 이미지 센서 칩; 상기 재배선 층 상에 실장되며, 상기 제1 이미지 센서 칩과 수평적으로 이격된 제2 이미지 센서 칩; 및 상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 제1 반도체 칩; 상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 제2 반도체 칩을 포함하되, 상기 제1 이미지 센서 칩 및 상기 제2 이미지 센서 칩 사이의 거리는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 거리에 비해 작을 수 있다.
본 발명의 또 다른 실시예들에 따른 반도체 패키지는 패키지 기판; 패키지 기판 상의 연결 기판; 상기 연결 기판 상의 제1 이미지 센서 칩; 상기 연결 기판 상에서 상기 제1 이미지 센서 칩과 수평적으로 이격된 제2 이미지 센서 칩; 상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 메모리 칩; 및 상기 패키지 기판 상에 배치되고, 상기 메모리 칩과 수평적으로 이격된 로직 칩을 포함하되, 상기 제1 이미지 센서 칩과 상기 제2 이미지 센서 칩 사이의 거리는 상기 메모리 칩과 상기 로직 칩 사이의 거리에 비해 작을 수 있다.
본 발명의 실시예들에 따르면, 이미지 센서 칩의 실장 면적이 감소되고, 전기적 효율 및 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지 및 이미지 처리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 3은 도 2의 AA 부분을 확대한 확대단면도이다..
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 확대 단면도로, 도 2의 AA 부분에 대응된다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 11 및 도 12는 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
이하 도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지 및 이미지 처리 장치의 블록도이다.
도 1을 참조하면, 반도체 패키지(1)는 이미지 센서 칩들(10), 메모리 칩(20) 및 로직 칩(30)을 포함할 수 있다. 이미지 센서 칩들(10)의 각각은 복수의 단위 픽셀을 포함하는 픽셀 어레이를 포함할 수 있다. 이미지 센서 칩들(10)의 각각은 빛을 제공받아 화소 신호를 출력할 수 있다. 로직 칩(30)은 이미지 센서 칩들(10)으로부터 출력된 화소 신호를 처리하도록 구성될 수 있다. 메모리 칩(20)은 로직 칩(30)에 의해 처리된 화소 신호를 전달받아 저장하도록 구성될 수 있다. 또한, 메모리 칩(20)은 이미지 센서 칩들(10)로부터 출력된 화소 신호를 직접 전달받아 저장하도록 구성될 수 있다.
이미지 센서 칩들(10)은 신호 라인(5)을 통하여 메모리 칩(20) 및 로직 칩(30)과 연결될 수 있다. 또한, 신호 라인(5)은 메모리 칩(20)과 로직 칩(30)을 연결할 수 있다. 신호 라인(5)은, 예컨대, 패키지 기판, 인터포저 기판 및 연결부재들을 포함할 수 있다. 메모리 칩(20)은 이미지 센서 칩(10)에서 발생되어 로직 칩(30)에 의해 처리된 화소 신호를 신호 라인(5)을 통해 수신하도록 구성될 수 있다. 이와 달리, 메모리 칩(20)은 이미지 센서 칩(10)으로부터 화소 신호를 직접 수신할 수도 있다. 메모리 칩(20)은, 예컨대, DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리를 포함할 수 있다.
로직 칩(30)은 복수의 아날로그/디지털 변환기(analog-to-digital converter, ADC)를 포함할 수 있다. 이미지 센서 칩(10)의 픽셀 어레이로부터 출력되는 화소 신호는 로직 칩(30)에 전달되어 로직 칩(30)에 포함된 복수의 아날로그/디지털 변환기(ADC)에서 처리될 수 있다. 로직 칩(30)에 의해 처리된 화소 신호는 메모리 칩(20)의 메모리 셀 어레이에 기입될 수 있다.
로직 칩(30)에 의해 처리된 화소 신호는 이미지 처리 장치(2)로 전송될 수 있다. 이미지 처리 장치(2)는 적어도 하나의 이미지 신호 프로세서(image signal processor, ISP)(40)와 후 처리부(50)를 포함할 수 있다. 이미지 처리 장치(2)는 이미지 센서 칩(10)에서 촬영된 영상들을 디스플레이(도시 생략)를 통해 프리뷰(preview)로서 출력할 수 있으며, 사용자 등에 의해 캡쳐 명령이 입력되면 이미지 센서 칩(10)에서 촬영된 영상들은 메모리 칩(20)에 저장될 수 있다. 후처리부(50)는 이미지 센서 칩(10)에서 촬영된 영상들로부터 디지털 이미지 신호를 제공하기 위한 다양한 동작을 수행할 수 있다. 예를 들면, 이미지 신호 프로세서(40)에서 수행되지 않은 콘트라스트 개선, 선명도 개선, 노이즈 제거 등을 위한 다양한 후처리 알고리즘이 후처리부(50)에서 수행될 수 있다. 후처리부(50)로부터의 출력은 비디오 코덱 처리부(도시 생략)로 제공될 수 있으며, 상기 비디오 코덱 처리부를 거친 영상은 디스플레이에 출력되거나 메모리 칩(20)에 저장될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 3은 도 2의 AA 부분을 확대한 확대단면도이다.
도 2를 참조하면, 패키지 기판(100)이 반도체 패키지의 하부에 배치될 수 있다. 패키지 기판(100)은 그의 내부에 배선 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)을 포함할 수 있다. 예컨대, 패키지 기판(100)은 적층된 복수의 베이스 층들을 포함하는 다층 인쇄회로기판을 포함할 수 있다.
패키지 기판(100)은 베이스 층(106), 내의 제1 배선들(102), 제1 패드들(104) 및 외부 접속 단자(110)를 가질 수 있다. 제1 패드들(104)은 베이스 층(106)의 상면 상에 배치될 수 있고, 외부 접속 단자(110)는 베이스 층(106)의 하면 상에 배치될 수 있다. 제1 배선들(102)은 베이스 층(106)의 내부에 위치하며, 제1 배선들(102)은 제1 패드들(104)을 서로 연결하거나, 또는, 제1 패드들(104)과 외부 접속 단자 (110)을 서로 연결할 수 있다. 제1 패드들(104)은, 예컨대, 구리(Cu)를 포함할 수 있다.
패키지 기판(100)의 베이스 층(106)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예컨대, 패키지 기판(100)의 베이스 층은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
실시예들에 따르면, 외부 접속 단자(110)는, 예컨대, 유연 필름 및 유연 필름 내에 형성된 배선 패턴을 포함할 수 있다. 도 1을 참조하여 설명된 반도체 패키지(1)는 외부 접속 단자들(110)을 통하여 이미지 처리 장치(2)와 연결될 수 있다.
실시예들에 따르면, 패키지 기판(100)의 하면 상에 배치되는 단자 패드들 및 솔더 볼(solder ball) 또는 솔더 범프(solder bump)가 배치될 수 있다. 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(100)의 상면 상에 연결 기판(200)이 제공될 수 있다. 연결 기판(200)은 제1 및 제 2 이미지 센서 칩들(301, 302)과 패키지 기판(100)의 사이에 배치될 수 있다. 연결 기판(200)은 지지층(210), 절연층(220) 제1 연결 패드(212), 제2 연결 패드(224), 관통 전극들(214) 및 제2 배선들(222)을 포함할 수 있다.
구체적으로, 도 2 및 도 3을 참조하면, 지지층(210)은 패키지 기판(100)과 마주하는 하면 및 하면의 반대면인 상면을 가질 수 있다. 지지층(210)의 하면 상에 제1 연결 패드들(212)이 배치될 수 있다. 제1 연결 패드들(212)은 패키지 기판(100)의 제1 패드들(104)과 마주할 수 있다. 제1 연결 패드들(202)과 제1 패드들(104)의 사이에는 제1 연결 단자들(122)이 배치되어, 패키지 기판(100)과 연결 기판(200)을 연결할 수 있다. 제1 연결 단자들(122)은 솔더 볼 또는 솔더 범프의 형상을 가질 수 있다
지지층(210)의 상면 상에 절연층(220)이 적층될 수 있다. 절연층(220)은, 예컨대, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함할 수 있다. 절연층(220)은 지지층(210)의 상면 및 관통 전극들(214)의 일면들을 덮을 수 있다. 절연층(220)의 상면 상에 제2 연결 패드들(224)이 배치될 수 있다. 실시예들에 따르면, 서로 인접한 두 제2 연결 패드들(224) 간의 간격은 서로 인접한 두 제1 연결 패드들(212)의 간격에 비해 작을 수 있다. 제2 연결 패드들(224)은, 예컨대, 구리를 포함할 수 있다.
절연층(220)의 내에 제2 연결 패드들(224)과 관통 전극들(214)을 연결하는 제2 배선들(222)이 배치될 수 있다. 제2 배선들(222)은 제2 연결 패드들(224)의 하면과 관통 전극들(214)의 상면들을 연결할 수 있다. 제2 배선들(222)은 관통 전극들(214)에 비해 얇은 폭을 가질 수 있다. 제2 배선들(222) 및 절연층(220)은 재배선층으로 기능할 수 있다.
관통 전극들(214)이 지지층(210)을 관통하여 제2 배선들(222)과 제1 연결 패드들(212)을 연결할 수 있다. 지지층(210)은 패키지 기판(100)의 베이스 층(106)에 포함된 원소와 다른 원소를 포함할 수 있다. 지지층(210)은 실리콘을 포함할 수 있다. 예컨대, 지지층(210)은 박형화 공정에 의해 잔존된 실리콘 웨이퍼의 일부일 수 있다. 관통 전극들(214)은 실리콘 층을 상하로 관통하는 TSV(Through Silicon Via)일 수 있다. 관통 전극들(214)은 도전성 물질을 포함할 수 있다. 관통 전극들(214)은, 예컨대, 구리 또는 텅스텐을 포함할 수 있다. 실시예들에 따르면, 관통 전극들(214)과 지지층(210)의 사이에는 관통 전극들(214)과 지지층(210)을 전기적으로 절연하기 위한 배리어층이 제공될 수 있다.
연결 기판(200) 상에 복수 개의 이미지 센서 칩들(310, 320)이 실장될 수 있다. 복수 개의 이미지 센서 칩들(310, 320)은 연결 기판(200)의 상면 상에서 수평적으로 서로 이격된 제1 이미지 센서 칩(310) 및 제2 이미지 센서 칩(320)을 포함할 수 있다. 제1 이미지 센서 칩(310) 및 제2 이미지 센서 칩(320)은 각각의 하면 상에 하부 칩 패드들(LP)을 포함할 수 있다. 하부 칩패드들(LP)은 연결 기판(200)의 제2 연결 패드들(224)과 마주할 수 있다. 하부 칩패드들(LP)과 제2 연결 패드들(224)의 사이에는 제2 연결 단자(202)가 배치되어, 하부 칩패드들(LP)과 제2 연결 패드들(224)을 연결할 수 있다. 제2 연결 단자(202)는 솔더 볼 또는 솔더 범프의 형상을 가질 수 있다. 이때, 제2 연결 단자(202)는 제1 연결 단자(122)에 비해 작은 직경을 가질 수 있다.
구체적으로, 제1 이미지 센서 칩(310)은 층간 절연층(IL), 층간 절연층(IL) 상의 광전 변환층(PC), 광전 변환층(PC) 상의 컬러필터층(CF) 및 컬러필터층(CF) 상의 마이크로 렌즈들(ML)을 포함할 수 있다. 광전 변환층(PC) 내부에는 복수 개의 포토 다이오드들(PD)이 형성 수 있다. 포토 다이오드들(PD)은, 평면적 관점에서, 이차원적으로 배열될 수 있다. 포토 다이오드들(PD)은 마이크로 렌즈들들(ML) 및 컬러 필터층(CF)을 통과하여 입사하는 광을 수신하고, 전기신호를 생성할 수 있다. 실시예들에 따르면, 포토 다이오드들(PD)의 사이에는 포토 다이오드들(PD) 간의 광학적 간섭을 방지하기 위한 격벽들이 위치할 수 있다. 격벽들은, 예컨대, DTI(Deep Trench Isolation)일 수 있다. 광전 변환층(PC)의 하면과 인접하게 트랜지스터들이 형성될 수 있다. 트랜지스터들은 포토 다이오드들(PD)에 의해 생성된 전기 신호들을 스위칭할 수 있다.
광전 변환층의 하면 상에 층간 절연층(IL)이 배치될 수 있다. 층간 절연층(IL)의 내에는 내부 배선(W)이 제공되어, 포토 다이오드들(PD)로부터 생성된 전기 신호를 제2 연결 패드(224)에 제공할 수 있다.
제2 이미지 센서 칩(320)은, 층간 절연층(IL), 층간 절연층(IL) 상의 광전 변환층(PC), 광전 변환층 상의 컬러필터층(CF) 및 컬러필터층(CF) 상의 마이크로 렌즈들(ML)을 포함할 수 있다. 실시예들에 따르면, 제2 이미지 센서 칩(320)은 제1 이미지 센서 칩(310)과 동일/유사한 구조를 가질 수 있다.
제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320)은 서로 동일한 수평 방향의 폭 및 수직 방향의 두께(t1)를 가질 수 있다. 제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320)은 연결 기판(200)의 상면과 평행한 방향으로 서로 이격될 수 있다. 제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320) 서로 마주하는 측벽들을 가질 수 있다. 제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320) 사이의 거리(d1)는 제1 이미지 센서 칩(310)의 두께(t1) 및 제2 이미지 센서 칩(320)의 두께(t1)에 비해 작을 수 있다.
예컨대, 제1 이미지 센서 칩(310)의 두께(t1) 및 제2 이미지 센서 칩(320)의 두께(t1)는 130um 내지 170um 범위의 값을 가질 수 있다. 예컨대, 제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320) 사이의 거리(d1)는 30um 내지 50um 범위의 값을 가질 수 있다.
제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320) 사이의 거리(d1) 하부 칩패드들(LP)의 피치에 의해 조절될 수 있다. 하부 칩패드들(LP)의 피치가 제1 패드들(104)의 피치에 비해 작은 값을 가짐에 따라, 제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320) 사이의 거리(d1)는 후술될 제1 반도체 칩(400)과 제2 반도체 칩(500) 사이의 거리에 비해 작은 값을 가질 수 있다. 이로써, 패키지 기판(100) 상에 복수 개의 이미지 센서 칩들(310, 320)을 실장시 이미지 센서 칩들(310, 320)이 차지하는 면적이 감소할 수 있다.
실시예들에 따르면, 제1 이미지 센서 칩(310)과 제2 이미지 센서 칩(320) 사이의 거리(d1)는 연결 기판(200)의 수직적 두께(t2)에 비해 작을 수 있다. 예컨대, 연결 기판(200)의 두께(t2)는 80um 내지 120um 범위의 값을 가질 수 있다. 또한, 연결 기판(200)은 의 두께(t2)는 제1 이미지 센서 칩(310)의 두께(t1) 및 제2 이미지 센서 칩(320)의 두께(t1)에 비해 작을 수 있다
다시 도 2를 참조하면, 패키지 기판(100) 상에 제1 반도체 칩(400) 및 제2 반도체 칩(500)이 실장될 수 있다. 제1 반도체 칩(400) 및 제2 반도체 칩(500)은 패키지 기판(100)의 상면 상에서 수평적으로 서로 이격되어 배치될 수 있다. 제1 반도체 칩(400)은 메모리 칩 및 로직 칩 중 하나를 포함할 수 있다. 제2 반도체 칩(500)은 메모리 칩 및 로직 칩 중 제1 반도체 칩(400)과 다른 하나를 포함할 수 있다.
제1 반도체 칩(400)은 그의 하면 상에 제1 칩 패드들(402)을 포함할 수 있다. 제1 칩 패드들(402)은 패키지 기판(100)의 제1 패드들(104)과 마주할 수 있다. 제1 칩 패드들(402)과 제1 패드들(104)의 사이에는 제1 연결 단자들(122)이 배치되어, 제1 반도체 칩(400)과 패키지 기판(100)을 연결할 수 있다. 제1 연결 단자들(122)은 솔더 볼 또는 솔더 범프의 형상을 가질 수 있다
로직 칩(400)은 그의 하면 상에 제2 칩 패드들(502)을 포함할 수 있다. 제2 칩 패드들(502)은 패키지 기판(100)의 제1 패드들(104)과 마주할 수 있다. 제2 칩 패드들(502)과 제1 패드들(104)의 사이에는 제1 연결 단자들(122)이 배치되어, 로직 칩(400)과 패키지 기판(100)을 연결할 수 있다.
렌즈 홀더(610)가 연결 기판(200)의 상면 상에 배치될 수 있다. 렌즈 홀더(610)는 렌즈들(600)을 지지할 수 있다. 렌즈들(600)의 각각은 복수 개의 이미지 센서 칩들(310, 320)과 각각 수직적으로 오버랩될 수 있다.
렌즈들(600)은 복수 개의 이미지 센서 칩들(310, 320)과 수직적으로 이격되어 마주할 수 있다 빛을 집광하여 복수 개의 이미지 센서 칩들(310, 320) 각각에 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 확대 단면도로, 도 2의 AA 부분에 대응된다. 앞서 설명된 구성들과 유사한 구성들에 대한 구체적인 설명은 생략될 수 있다.
도 4를 참조하면, 연결 기판(200)과 제1 이미치 센서 칩(420)은 앞서 설명된 제1 연결 패드들(202) 없이 서로 전기적으로 연결될 수 있다. 제1 이미지 센서 칩(410)의 하부 칩 패드들(LP)은 연결 기판(200)의 제2 연결 패드들(224)과 직접 접촉할 수 있다. 연결 기판(200)과 제2 이미치 센서 칩(420) 또한, 제1 연결 패드들(202) 없이 서로 전기적으로 연결될 수 있다. 제2 이미지 센서 칩(420)의 하부 칩 패드들(LP)은 연결 기판(200)의 제2 연결 패드들(224)과 직접 접촉할 수 있다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다. 앞서 설명된 구성들과 유사한 구성들에 대한 구체적인 설명은 생략될 수 있다.
도 5를 참조하면, 연결 기판(200)은 복수의 상부 베이스 층들(232, 234, 236), 제1 연결 패드들(212), 제2 연결 패드들(224) 및 배선들(222)을 포함할 수 있다. 복수의 상부 베이스 층들(232, 234, 236)은 제1 상부 베이스 층(232), 제2 상부 베이스 층(234, 및 제3 상부 베이스 층(236)을 포함할 수 있다. 복수의 상부 베이스 층들(232, 234, 236)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예컨대, 패키지 기판(100)의 베이스 층은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제1 연결 패드들(212)이 제1 상부 베이스 층(232)의 하면 상에 노출될 수 있다. 제1 연결 패드들(212)은 제1 상부 베이스 층(232)을 부분적으로 관통하여 제2 배선들(222)과 전기적으로 연결될 수 있다.
제2 연결 패드들(224)이 제3 상부 베이스 층(236)의 상면 상에 노출될 수 있다. 제2 연결 패드들(224)은 제3 상부 베이스 층(236)을 부분적으로 관통하여 제2 배선들(222)과 전기적으로 연결될 수 있다.
제2 배선들(222)은 제2 제2 상부 베이스 층(234)을 상하로 관통하여, 제1 연결 패드들(212)과 제2 연결 패드들(224)을 연결할 수 있다.
도 6을 참조하면, 도 2를 참조하여 설명한 것과 달리 렌즈 홀더(610)가 패키지 기판(100)의 베이스 층(106) 상에 배치될 수 있다. 렌즈 홀더(610)의 일 측벽은 연결 기판(200)과 제1 반도체 칩(400)의 사이에 위치할 수 있다. 렌즈 홀더(620)의 다른 측벽은 패키지 기판(100)의 측면과 인접하게 위치할 수 있다. 일 예로, 렌즈 홀더(620)의 다른 측벽은 패키지 기판(100)의 측면과 수직적으로 정렬될 수 있다.
도 7을 참조하면, 연결 기판(200)이 패키지 기판(100)의 상면 상에 전면적으로 형성될 수 있다. 제1 반도체 칩(400) 및 제2 반도체 칩(500)은 연결 기판(200)의 상면 상에 수평적으로 서로 이격되어 실장될 수 있다.
구체적으로, 제1 반도체 칩(400)은 그의 하면 상에 제1 칩 패드들(402)을 포함할 수 있다. 제1 칩 패드들(402)은 연결 기판(200)의 제2 연결 패드들(224)과 마주할 수 있다. 제1 칩 패드들(402)과 제2 연결 패드들(224)의 사이에는 제1 연결 단자들(122)이 배치되어, 제1 반도체 칩(400)과 연결 기판(200)을 연결할 수 있다.
로직 칩(400)은 그의 하면 상에 제2 칩 패드들(502)을 포함할 수 있다. 제2 칩 패드들(502)은 연결 기판(200)의 제2 연결 패드들(224)과 마주할 수 있다. 제2 칩 패드들(502)과 제2 연결 패드들(224)의 사이에는 제1 연결 단자들(122)이 배치되어, 로직 칩(400)과 연결 기판(200)을 연결할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 앞서 설명된 구성들과 유사한 구성들에 대한 구체적인 설명은 생략될 수 있다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 연결 기판(200) 상에 실장된 제1 내지 제4 이미지 센서 칩들(310, 320, 330, 340)을 포함할 수 있다. 제1 내지 제4 이미지 센서 칩들(310, 320, 330, 340)은 연결 기판(200)의 상면과 평행한 제1 방향(D1) 및 연결 기판(200)의 상면과 평행하고, 제1 방향(D1)과 수직한 제2 방향(D2)으로 배열될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 앞서 설명된 구성들과 유사한 구성들에 대한 구체적인 설명은 생략될 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 연결 기판(200) 상에 실장된 제1 내지 제4 이미지 센서 칩들(310, 320, 330, 340)을 포함할 수 있다. 제1 내지 제4 이미지 센서 칩들(310, 320, 330, 340)은 도 8을 참조하여 설명한 것과 달리 일 방향을 따라 배열될 수 있다.
제1 내지 제4 이미지 센서 칩들(310, 320, 330, 340)과 각각 수직적으로 마주하는 렌즈들(600) 렌즈 홀더(610)에 의해 지지될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다. 도 11 및 도 12는 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 10 및 도 11을 참조하면, 비아 구조체(214)가 형성된 웨이퍼(WF) 상에 복수 개의 이미지 센서 칩들(310, 320)을 실장할 수 있다(S10). 웨이퍼(WF)는 지지층(210), 절연층(220), 제1 연결 패드(212), 제2 연결 패드(224), 관통 전극들(214) 및 제2 배선들(222)을 포함할 수 있다.
이어서, 스크라이브 라인(SR)을 따라 웨이퍼(WF)를 다이싱하여 제1 이미지 센서 칩(310) 및 제2 이미지 센서(320)를 포함하는 연결 기판들(200)을 형성할 수 있다(S20).
도 10 및 도 12를 참조하면, 연결기판(200), 제1 반도체 칩(400) 및 제2 반도체 칩(500)을 패키지 기판(100)에 실장할 수 있다(S30).
도 10 및 도 2를 참조하면, 렌즈(600) 및 렌즈 홀더(620)를 연결 기판에 부착할 수 있다(S40).
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 패키지 기판;
    패키지 기판 상의 연결 기판;
    상기 연결 기판 상의 제1 이미지 센서 칩;
    상기 연결 기판 상에서 상기 제1 이미지 센서 칩과 수평적으로 이격된 제2 이미지 센서 칩; 및
    상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 메모리 칩을 포함하되,
    상기 제1 이미지 센서 칩과 상기 제2 이미지 센서 칩 사이의 거리는 상기 제1 이미지 센서 칩의 두께에 비해 작은 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 이미지 센서 칩과 상기 제2 이미지 센서 칩 사이의 거리는 상기 연결 기판의 두께에 비해 작은 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 이미지 센서 칩과 상기 제2 이미지 센서 칩 사이의 거리는 30um 내지 50um 범위의 값을 갖는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 연결 기판의 두께는 상기 제1 이미지 센서 칩의 두께에 비해 작은 반도체 패키지.
  5. 제1 항에 있어서,
    상기 연결 기판의 두께는 80um 내지 120um 범위의 값을 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 연결 기판은 상기 패키지 기판과 마주하는 제1 면 상에 제1 패드들을 갖고, 제1 이미지 센서와 대응하는 제2 면 상에 제2 패드들을 갖고,
    상기 제2패드들 간의 피치는 상기 제1 패드들 간의 피치에비해 작은 반도체 패키지.
  7. 제1 항에 있어서,
    상기 연결 기판은 지지층, 상기 지지층을 상하로 관통하는 관통 전극 및 상기 지지층 상에 배치되며 상기 관통 전극과 연결된 재배선 층을 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 지지층은 실리콘을 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 패키지 기판 상에 실장되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 로직 칩을 더 포함하되,
    상기 제1 이미지 센서 칩과 상기 제2 이미지 센서 칩 사이의 거리는
    상기 메모리 칩과 상기 로직칩 사이의 간격에 비해 작은 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 배치된 연결 기판으로서, 상기 연결 기판은 지지층, 상기 지지층을 상하로 관통하는 관통 전극 및 상기 지지층 상에서 상기 관통 전극과 전기적으로 연결된 재배선 층을 포함하는 것;
    상기 재배선 층 상에 실장된 제1 이미지 센서 칩;
    상기 재배선 층 상에 실장되며, 상기 제1 이미지 센서 칩과 수평적으로 이격된 제2 이미지 센서 칩; 및
    상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 제1 반도체 칩;
    상기 패키지 기판 상에 배치되고, 상기 연결 기판을 통하여 상기 제1 이미지 센서 칩과 연결되는 제2 반도체 칩을 포함하되,
    상기 제1 이미지 센서 칩 및 상기 제2 이미지 센서 칩 사이의 거리는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 거리에 비해 작은 반도체 패키지.
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Publication number Priority date Publication date Assignee Title
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US20060097129A1 (en) * 2004-11-10 2006-05-11 Kuo-Yang Sun Lens module structure
US8866920B2 (en) 2008-05-20 2014-10-21 Pelican Imaging Corporation Capturing and processing of images using monolithic camera array with heterogeneous imagers
JP2010199602A (ja) 2010-04-16 2010-09-09 Sony Corp 固体撮像素子及びその製造方法
KR101208215B1 (ko) * 2011-01-14 2012-12-04 삼성전기주식회사 카메라 모듈 및 이의 제조방법
US8748828B2 (en) 2011-09-21 2014-06-10 Kla-Tencor Corporation Interposer based imaging sensor for high-speed image acquisition and inspection systems
US9232122B2 (en) 2012-09-19 2016-01-05 Lg Innotek Co., Ltd. Camera module having an array sensor
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
US9276140B1 (en) * 2014-09-16 2016-03-01 Amazon Technologies, Inc. Imager module with interposer chip
US9997554B2 (en) 2014-12-24 2018-06-12 Stmicroelectronics Pte Ltd Chip scale package camera module with glass interposer having lateral conductive traces between a first and second glass layer and method for making the same
US10451863B2 (en) * 2016-08-05 2019-10-22 Verily Life Sciences Llc Interposer for integration of multiple image sensors
WO2018121288A1 (zh) * 2016-12-27 2018-07-05 苏州晶方半导体科技股份有限公司 双影像传感器封装模组及其形成方法

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