CN102142414A - 元件搭载用基板、半导体模块及便携式设备 - Google Patents

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中里真弓
斋藤浩一
山本哲也
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Abstract

本发明提供一种元件搭载用基板、半导体模块及便携式设备，该元件搭载用基板具有能够提高与半导体元件的连接可靠性的突起电极。元件搭载用基板(20)具有绝缘树脂层(32)、设置在绝缘树脂层(32)的一个主表面(S 1)的布线层(34)以及与该布线层(34)电连接并从布线层(34)向绝缘树脂层(32)侧突出的突起电极(36)。在该突起电极(36)上使半导体元件(50)电连接来形成半导体模块(10)。在突起电极(36)的顶部表面设置有凹部。该凹部与设置在突起电极(36)的侧面的开放口连通。

Description

元件搭载用基板、半导体模块及便携式设备
技术领域
本发明涉及元件搭载用基板、半导体模块和便携式设备。
背景技术
作为半导体元件的表面安装方法，已知一种在半导体元件的电极上形成焊料凸起并将焊料凸起和印制布线基板的电极焊盘连接的倒装芯片安装方法。此外，作为采用了倒装芯片安装方法的结构，例如已知CSP(Chip Size Package：芯片尺寸封装)结构。
另一方面，伴随着近年来的电子设备的小型化、高性能化，正在追求半导体元件的进一步小型化。伴随着半导体元件的小型化，用于在印制布线基板上安装的电极间的窄间距化变得不可缺少。但是，在倒装芯片安装方法中，焊料凸起本身的大小以及焊料焊接时的桥接发生等会成为制约，因此，电极的窄间距化存在局限性。作为用于克服这种局限性的结构，已知如下结构：将在由铜等金属构成的布线层上形成的突起结构作为电极或贯通电极(以下称为突起电极)，在基体材料上隔着环氧树脂等绝缘树脂层安装半导体元件，在突起电极上连接半导体元件的电极(参照专利文献1)。
专利文献1：(日本)特开2004-349361号公报
如果采用现有的突起电极进行与半导体元件的电极的连接，由于突起电极的顶部表面和半导体元件的电极之间存在作为残渣的绝缘树脂，因此可能产生连接不良。
发明内容
本发明是鉴于如上所述的课题而完成的，其目的是提供一种具有能够提高与半导体元件的连接可靠性的突起电极的元件搭载用基板。此外，本发明的其他目的是提供一种提高突起电极和半导体元件的电极之间的连接可靠性的半导体模块和便携式设备。
本发明的一个实施方式是元件搭载用基板。该元件搭载用基板的特征在于：具有基体材料、设置在基体材料的布线层和设置在布线层的突起电极，在突起电极的顶部表面设置有凹部。
根据该实施方式的元件搭载用基板，在元件搭载用基板上搭载的半导体元件的元件电极与突起电极处于接合状态时，由于凹部被绝缘树脂层填充，在突起电极和元件电极的接合面难以产生作为残渣的绝缘树脂层，由此能够谋求提高突起电极和元件电极的连接可靠性。
在上述实施方式的元件搭载用基板中，凹部可以与设置在突起电极的侧面的开口连通。此外，开口也可以设置在与连接有突起电极的布线层延伸的方向相反的一侧的突起电极的侧面，凹部也可以设置在突起电极的顶部表面的中央部分。
本发明的另一实施方式是半导体模块。该半导体模块的特征在于：具有上述实施方式的元件搭载用基板和设置有与突起电极对置的元件电极的半导体元件，突起电极和元件电极电连接。
根据该实施方式，在该半导体模块中，能够谋求提高突起电极和元件电极的连接可靠性。
本发明的又一实施方式是便携式设备。该便携式设备的特征在于：搭载有上述实施方式的半导体模块。
根据该实施方式，在便携式设备中，能够谋求提高突起电极和元件电极的连接可靠性，进而能够谋求提高便携式设备的操作可靠性。
根据本发明，提供一种具有能够提高与半导体元件的连接可靠性的突起电极的元件搭载用基板。此外，提供一种提高突起电极和半导体元件的电极之间的连接可靠性的半导体模块和便携式设备。
附图说明
图1是表示实施方式所涉及的半导体模块的结构的剖面图。
图2是突起电极的顶部表面侧的平面图。
图3是突起电极的侧面图。
图4A～图4E是表示实施方式所涉及的元件搭载用基板和半导体模块的制造方法的工序剖面图。
图5A～图5F是表示实施方式所涉及的元件搭载用基板和半导体模块的制造方法的工序剖面图。
图6是突起电极形成用的抗蚀剂的示意平面图。
图7A～图7D分别是表示顶部表面设置有凹部的突起电极的变形例1～4的图。
图8A是表示仿真模型中使用的半导体模块的模型结构的剖面图，图8B是表示半导体模块的模型结构中的布线层、突起电极和半导体元件的配置的平面图。
图9A是表示比较例中使用的突起电极的形状和尺寸的图，图9B是表示实施例1和实施例2中使用的突起电极的形状和尺寸的图。
图10A、图10B分别是表示比较例的突起电极中的等效应力分布的图以及比较例的突起电极中的Z方向应力分布的图。
图11A、图11B分别是表示实施例1的突起电极中的等效应力分布的图以及实施例1的突起电极中的Z方向应力分布的图。
图12A、图12B分别是表示实施例2的突起电极中的等效应力分布的图以及实施例2的突起电极中的Z方向应力分布的图。
图13是表示具备实施方式所涉及的半导体模块的便携式电话的结构的图。
图14是图13所示的便携式电话的部分剖面图。
附图标记说明
10：半导体模块；20：元件搭载用基板；32：绝缘树脂层；34：布线层；36：突起电极；38：保护层；40：焊料部；50：半导体元件；52：元件电极；54：保护层；60：凹部。
具体实施方式
下面参照附图说明本发明的实施方式。在所有附图中，对相同的结构要素标注相同的附图标记，并适当省略其说明。
图1是表示实施方式所涉及的半导体模块的结构的剖面图。元件搭载用基板20具有绝缘树脂层32、设置在绝缘树脂层32的一个主表面S1的布线层34以及与该布线层34电连接并从布线层34向绝缘树脂层32侧突出的突起电极36。半导体元件50电连接到该突起电极36以形成半导体模块10。
绝缘树脂层32由绝缘性树脂构成，例如可以列举环氧类热固化化型树脂。
布线层34设置在绝缘树脂层32的一个主表面S1，由导电材料形成，优选由轧制金属形成，更优选由轧制铜形成。或者可以由电解铜等形成。布线层34在绝缘树脂层32侧突出地设置有突起电极36。在本实施方式中，布线层34和突起电极36一体形成，但是不特别限于此。在布线层34的与绝缘树脂层32相反侧的主表面设置有用于防止布线层34的氧化等的保护层38。作为保护层38，可以列举阻焊层等。在保护层38的规定区域形成有开口部38a，通过开口部38a露出布线层34的一部分。在开口部38a内形成有作为外部连接电极的焊料部40，焊料部40和布线层34电连接。形成焊料部40的位置即开口部38a的形成区域例如是再布线的端部。
突起电极36的整体形状可以形成为直径越靠近前端越细。换言之，突起电极36的侧面可以是锥面。此外，在突起电极36的顶部表面也可以设置Ni/Au镀层等金属层。关于突起电极36的顶部表面的形状，将在后面介绍。
半导体元件50是形成在Si基板等半导体基板的集成电路(IC)、大规模集成电路(LSI)等有源元件。
在绝缘树脂层32侧的半导体元件50的主表面，在分别与突起电极36对置的位置设置有元件电极52。此外，在绝缘树脂层32侧的半导体元件50的主表面设置有保护层54，该保护层54设置有开口以露出元件电极52。作为保护层54，例如可以采用聚酰亚胺。
具有以上结构的半导体模块10能够通过使焊球等焊料部40与设置在印制基板等的安装基板上的电极焊盘接合来安装在安装基板上。
这里，说明突起电极36的顶部表面的形状。图2是突起电极36的顶部表面侧的平面图。图3是突起电极36的侧面图。在本实施方式中，成为与上述元件电极52相接的面的突起电极36的顶部表面是圆角的矩形形状。突起电极36的顶部表面设置有凹部60。在本实施方式中，凹部60是以十字形状形成的槽，以十字形状延伸的槽分别与设置在与顶部表面的各边连接的侧面的开口连通。换言之，凹部60与设置在突起电极36的侧面的开放口连通。
突起电极36和元件电极52处于接合状态时，凹部60被上述绝缘树脂层32填充，在突起电极36和元件电极52的接合面难以产生作为残渣的绝缘树脂层32，因此能够谋求提高突起电极36和元件电极52的连接可靠性。换言之，在使突起电极36和元件电极52接合时，由于突起电极36和元件电极52之间存在的绝缘树脂层32可以进入凹部60，因此绝缘树脂层32难以在突起电极36和元件电极52的接合面残留。
进而，由于凹部60与设置在突起电极36的侧面的开口连通，因此，在使突起电极36和元件电极52接合时，如果凹部60不足以容纳缘树脂层32而绝缘树脂层32从设置于突起电极36的侧面的开口挤出，进一步使绝缘树脂层32难以残留在突起电极36和元件电极52的接合面。
虽然不特别限定设置凹部60的区域，但是，优选包含突起电极36的顶部表面的中央部分。在不设置凹部60的情况下，由于容易产生残渣的部位是突起电极36的顶部表面的中央部分，因此，通过将凹部60设置在突起电极36的顶部表面的中央部分，可以更有效地抑制残渣的产生。
此外，在突起电极36的侧面设置的开口最少为一个即可，但是，当俯视突起电极36的顶部表面时，通过以等角度(在本实施方式中为90度)设置开口，能够在将突起电极36和元件电极52接合时在各开口中均匀地挤出多余的绝缘树脂层32，进而能够更有效地抑制残渣的产生。其结果是，提高了突起电极36和元件电极52的接合性，因此能够提高突起电极36和元件电极52之间的连接可靠性。
此外，突起电极36也可以沿着半导体模块10的外周边排成列。该情况下，在沿着一个外周边排成列的突起电极36中，设置在突起电极36的顶部表面的凹部60也可以相对于该外周边朝向一定方向。进而，优选成为设置在突起电极36的顶部表面的凹部60的开放口的开口中的至少一个朝向半导体模块10的外周边侧。
(元件搭载用基板和半导体模块的制造方法)
图4(A)～(E)、图5(A)～(E)是表示元件搭载用基板和半导体模块的制造方法的工序剖面图。
首先，如图4(A)所示，至少准备作为金属板的铜板100，该铜板100的厚度大于突起电极36的高度和布线层34的厚度的总和。
接着，如图4(B)所示，利用光刻法，与突起电极36的图案匹配地选择形成抗蚀剂110。具体而言，使用层压装置，在铜板100上贴附规定膜厚的抗蚀剂膜，并使用具有突起电极36的图案的光掩摸进行曝光之后，通过显影，在铜板100上选择形成抗蚀剂110。为了提高与抗蚀剂的紧贴性，优选在层压抗蚀剂膜之前根据需要对铜板100的表面施加研磨、清洗等预处理。
图6是突起电极36形成用的抗蚀剂110的示意平面图。如图6所示，在抗蚀剂110上与形成在突起电极36的顶部表面的凹部60匹配地设置有狭缝112。预料到蚀刻使抗蚀剂110的下部削减，因此，将该狭缝112设计成比凹部60更窄。
接着，回到图4的说明，如图4(C)所示，将抗蚀剂110作为掩摸，在铜板100上形成规定图案的突起电极36。具体而言，通过将抗蚀剂110作为掩摸来蚀刻铜板100，形成具有规定图案的突起电极36。此时，根据抗蚀剂110图案，在突起电极36的顶部表面形成凹部(未图示)。在形成突起电极36之后，使用剥离剂剥离抗蚀剂110。通过该工序，在铜板100上形成突起电极36。突起电极36的基底部的一边的长度、顶部表面的一边的长度、高度例如分别为75μm、60μm、30μm。
而且，在本实施方式中，虽然在用铜形成的突起电极36的顶部表面形成凹部，但是，也可以在突起电极36的顶部表面设置Ni/Au镀层等金属层之后，通过选择性除去该金属层来形成凹部。该情况下，金属层的露出面成为突起电极36的顶部表面。
接下来，如图4(D)所示，使用层压装置，在设置有突起电极36的一侧的铜板100的表面层叠绝缘树脂层32。
接着，如图4(E)所示，使用O2等离子体蚀刻，对绝缘树脂层32进行薄膜化，从而使突起电极36的顶部表面露出。
接着，如图5(A)所示，配置铜板100以使突起电极36的顶部表面朝向半导体元件50侧。另一方面，配置设置有与突起电极36对置的元件电极52的半导体元件50。然后，使用压力装置，压接铜板100和半导体元件50。压力加工时的压力和温度分别为5MPa和200℃。
在压力加工时，通过加热和加压，使绝缘树脂层32塑性流动，与以露出元件电极52的方式设置有开口的保护层54的形状匹配，使绝缘树脂层32流入半导体元件50和铜板100之间的间隙。接着，如图5(B)所示，将铜板100、绝缘树脂层32和半导体元件50构成一体化，压接突起电极36和元件电极52，将突起电极36和元件电极52电连接。此时，虽然在突起电极36和元件电极52之间也流入一部分绝缘树脂层32，但是，在本实施方式中，由于在突起电极36的顶部表面设置有与设置在突起电极36的侧面的开口连通的凹部，因此，在突起电极36和元件电极52之间存在的绝缘树脂层32流入凹部，从而在突起电极36和元件电极52的接合面难以残留绝缘树脂层32。此外，在凹部不足以容纳绝缘树脂层32的情况下，绝缘树脂层32从设置在突起电极36的侧面的开口挤出，使绝缘树脂层32进一步难以残留在突起电极36和元件电极52的接合面。
接着，如图5(C)所示，利用光刻法，在与绝缘树脂层32相反的一侧的铜板100的主表面，选择形成与布线层34的图案匹配的抗蚀剂120。
接着，如图5(D)所示，将抗蚀剂120作为掩摸，蚀刻铜板100的主表面，在铜板100上形成规定图案的布线层34。之后剥离抗蚀剂。本实施方式的布线层34的厚度约为30μm。
接着，如图5(E)所示，利用光刻法，在与绝缘树脂层32相反的一侧的布线层34的主表面形成保护层38，该保护层38在与焊料部40的形成位置对应的区域具有开口部38a。
接着，如图5(F)所示，在作为布线层34的一部分的接合(ランド)区域的开口部38a内形成焊料部40。
通过以上说明的制造工序，形成半导体模块10。此外，在未搭载半导体元件50的情况下，得到元件搭载用基板20。
(变形例)
图7(A)～(D)分别是表示在顶部表面设置有凹部的突起电极36的变形例1～4的图。在变形例1，2中，直线状的凹部60的两端分别与设置在突起电极36的侧面的开口连通。在变形例1中，突起电极36的顶部表面是圆角的矩形形状，一对开口设置在对置的突起电极36的侧面。在变形例2中，突起电极36的顶部表面是圆形。在变形例3中，设置于突起电极36的顶部表面的凹部60的一端与设置在突起电极36的侧面的开口连通，在突起电极36的顶部表面设置的凹部60的另一端未到达突起电极36的侧面，而是在突起电极36的顶部表面内终止。在变形例4中，在突起电极36的顶部表面的中央部分，设置有圆形状的凹部60a和与圆形状凹部60a连通的直线状的凹部60b，与圆形状槽相反的一侧的直线状槽的一端与设置在突起电极的侧面的开口连通。
在以上各变形例中，在突起电极的顶部表面设置与设置在突起电极的侧面的开口连通的槽的结构与实施方式相同，能够得到与实施方式相同的效果。
(突起电极的热应力评价)
使用有限元法分析软件ANSYS的仿真来评价在突起电极的顶部表面设置有与在突起电极的侧面设置的开口连通的槽的结构中的热应力。图8(A)是表示仿真模型中使用的半导体模块的模型结构的剖面图。图8(B)是表示半导体模块的模型结构中的再布线、突起电极和Si基板的配置的平面图。
如图8(A)所示，在半导体模块的模型结构中，在用Cu形成的布线层(再布线)34的两端附近，与布线层34一体地分别形成突起电极36a、36b，突起电极36a、36b的顶部表面分别与半导体元件(Si基板)50相接。布线层34和半导体元件50之间被绝缘树脂层32填充。此外，半导体元件50的另一面由绝缘树脂层33覆盖。半导体元件50、布线层34、绝缘树脂层32、绝缘树脂层33的厚度分别为300μm、10μm、30μm、30μm。此外，如图8(B)所示，半导体元件50的尺寸为400μm×650μm，布线层34的尺寸为200μm×450μm。此外，突起电极36a和突起电极36b之间的间隔为200μm。
以以上说明的模型结构为基础，在比较例的半导体模块中，一组突起电极36a、36b分别具有如图9(A)所示的形状。如图9(A)所示，在比较例的突起电极36a、36b的顶部表面没有设置凹部。
另一方面，在实施例1的半导体模块中，一组的突起电极36a、36b分别具有图9(B)所示的形状。如图9(B)所示，在实施例1的突起电极36a、36b的顶部表面，设置有突起电极的侧面成为开放口的凹部60。凹部60的深度、宽度分别为5μm、20μm。在实施例1中，成为凹部60的开放口的开口分别设置在相对的突起电极36a、36b的侧面。换言之，在与连接有突起电极36a的布线层34延伸的一侧的突起电极36a的侧面，形成有成为凹部60的开放口的开口。此外，在与连接有突起电极36b的布线层34延伸的一侧的突起电极36b的侧面，形成有成为凹部60的开放口的开口。为了与半导体元件50的接触面积匹配，实施例1的突起电极36的顶部表面的尺寸为60μm×60μm，比较例的突起电极36的顶部表面的尺寸为53μm×53μm。
在实施例2的半导体模块中，一组突起电极36a、36b的形状本身具有与实施例1同样在顶部表面设置有凹部60的结构，成为凹部60的开放口的开口分别设置在与相对的突起电极36a、36b的侧面相反的一侧的侧面。换言之，在与连接有突起电极36a的布线层34延伸的一侧的突起电极36a的侧面相反的一侧(布线层34的端部侧)的侧面，形成有成为凹部60的开放口的开口。此外，在与连接有突起电极36b的布线层34延伸的一侧的突起电极36b的侧面相反的一侧(布线层34的端部侧)的侧面，形成有作为凹部60的开放口的开口。
表1表示仿真中使用的材料物性。
表1
Figure BSA00000383623100091
在比较例、实施例1，2的半导体模块的模型结构中，假定25C下的应力为0，进行了从25℃到125℃的升温过程中的应力分析。由于模型结构的突起电极36a、36b在布线层34上对称设置，因此得到的应力分布也是对称的。下面将突起电极36a、36b统称为突起电极36进行记载。图10(A)、(B)分别是表示比较例的突起电极36中的等效应力分布的图以及比较例的突起电极36中的Z方向应力分布的图。图11(A)、(B)分别是表示实施例1的突起电极36中的等效应力分布的图以及实施例1的突起电极36中的Z方向应力分布的图。图12(A)、(B)分别是表示实施例2的突起电极36中的等效应力分布的图以及实施例2的突起电极36中的Z方向应力分布的图。在图10到图12的各图中，使半导体元件50侧朝向Z轴的负方向，使布线层34侧朝向Z轴的正方向，由此描绘突起电极。此外，在图10(B)、图11(B)和图12(B)中，Z方向的应力为正的区域表示自半导体元件50使突起电极36拉开方向的力，Z方向的应力为负的区域表示使突起电极36向半导体元件50挤压方向的力。关于比较例、实施例1，2的突起电极36得到的分析结果示于表2中。
如图10(A)、图11(A)和图12(A)所示，最大等效应力施加在突起电极的根部(突起电极与再布线连接的部位)。此外，如图10(B)、图11(B)和图12(B)所示，Z方向应力中的最大应力以负力(将突起电极向Si基板挤压方向的力)施加在突起电极和Si基板的接触面中远离布线的一侧，最小应力以正力(自Si基板将突起电极拉开方向的力)施加在突起电极的根部。实施例1的突起电极36的最大等效应力与比较例的突起电极36的最大等效应力之比(最大等效应力)为94.43％，可以确认到实施例1的突起电极36的最大等效应力小于比较例的突起电极36的最大等效应力。此外，实施例1的突起电极36的最大Z方向应力与比较例的突起电极36的最大Z方向应力之比(最大Z方向应力)为94.10％。此外，实施例1的突起电极36的最小Z方向应力与比较例的突起电极36的最小Z方向应力之比(最小Z方向应力)为104.40％。
表2
  比较例   实施例1   实施例2
  最大等效应力   3086   2914   2894
  最大等效应力比   -   94.43％   93.78％
  最大Z方向应力   3335   3137   3126
  最大Z方向应力比   -   94.10％   93.70％
  最小Z方向应力   -365   -381   -375
  最小Z方向应力比   -   104.40％   102.70％
这样可以确认，在实施例1的突起电极36中，施加于突起电极36的根部的应力，即最大等效应力存在减小的倾向。此外，可以确认将突起电极36自半导体元件50拉开方向的应力减小，将突起电极36向半导体元件50挤压方向的应力增加。由该结果可知，提高了实施例1的突起电极36和半导体元件50的粘接性。
另外可知在实施例2的突起电极36中，由实施例1的突起电极36确认的倾向进一步加强。由此，确认到进一步提高了实施例2的突起电极36和半导体元件50的粘接性。即，确认到开口端优选存在于与连接有突起电极36的布线延伸的方向相反的一侧的突起电极36的侧面。
接下来，说明具备本发明的半导体模块的便携式设备。虽然示出搭载在作为便携式设备的便携式电话中的例子，但是，便携式设备也可以是例如个人用便携式信息终端(PDA)、数字录像机(DVC)、音乐播放机以及数字静物照相机(DSC)之类的电子设备。
图13是表示具备实施方式所涉及的半导体模块10的便携式电话的结构的图。便携式电话1111具有第一框体1112和第二框体1114通过可动部1120连接的结构。第一框体1112和第二框体1114能够以可动部1120作为轴而转动。在第一框体1112中设置有显示文字、图像等信息的显示部1118、扬声器部1124。在第二框体1114中设置有操作用按钮等的操作部1122、麦克风部1126。本发明各实施方式所涉及的半导体模块搭载在这样构成的便携式电话1111的内部。这样，作为便携式电话中搭载的本发明的半导体模块，能够作为用于驱动各电路的电源电路、发生RF的RF发生电路、DAC、编码器电路、作为便携式电话的显示部中采用的液晶面板的光源的背光驱动电路等而采用。
图14是图13所示的便携式电话的部分剖面图(第一框体1112的剖面图)。本发明实施方式所涉及的半导体模块10经焊料部40搭载在印制基板1128中，并通过这样的基板1128与显示部1118等电连接。
根据具备本发明实施方式所涉及的半导体模块的便携式设备，能够获得以下效果。
在半导体模块10中，由于提高了半导体元件和突起电极的连接可靠性，因此，提高了搭载如上构成的半导体模块10的便携式设备的操作可靠性。

Claims (6)

1.一种元件搭载用基板，其特征在于：具有：
基体材料，
设置在前述基体材料的布线层，以及
设置在前述布线层的突起电极；
在前述突起电极的顶部表面设置有凹部。
2.如权利要求1所述的元件搭载用基板，其特征在于：
前述凹部与设置在前述突起电极的侧面的开口连通。
3.如权利要求2所述的元件搭载用基板，其特征在于：
前述开口设置在与连接有前述突起电极的前述布线层延伸的方向相反的一侧的前述突起电极的侧面。
4.如权利要求1至3中的任一项所述的元件搭载用基板，其特征在于：
前述凹部设置在前述突起电极的顶部表面的中央部分。
5.一种半导体模块，其特征在于：具有：
权利要求1至4中任一项所述的元件搭载用基板，和
设置有与前述突起电极对置的元件电极的半导体元件；
前述突起电极和前述元件电极被电连接。
6.一种便携式设备，其特征在于：
搭载有权利要求5所述的半导体模块。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698351B1 (ko) 2015-06-03 2017-01-23 한국항공우주산업 주식회사 항공기 날개 부품 결합을 위한 자동화 장비

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1386394A (zh) * 2000-07-21 2002-12-18 松下电器产业株式会社 倒装片封装、其电路板以及其封装方法
JP2004349361A (ja) * 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
CN101231963A (zh) * 2006-09-29 2008-07-30 三洋电机株式会社 半导体模块、半导体模块的制造方法和便携设备
CN101331604A (zh) * 2005-11-30 2008-12-24 三洋电机株式会社 电路装置和电路装置的制造方法
CN101488487A (zh) * 2007-11-08 2009-07-22 三洋电机株式会社 元件搭载用基板、半导体组件及其制造方法及便携式设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2928822B2 (ja) * 1990-02-02 1999-08-03 カシオ計算機株式会社 半導体装置およびその接続方法
JP3944801B2 (ja) * 1998-02-26 2007-07-18 日立化成工業株式会社 半導体搭載用基板の製造法
JP3502776B2 (ja) * 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
JP2002164386A (ja) * 2000-11-27 2002-06-07 Matsushita Electric Works Ltd Ｉｃ実装用基板とその製造方法及びｉｃ実装用基板へのｉｃ実装方法
JP3832334B2 (ja) * 2000-12-28 2006-10-11 松下電工株式会社 半導体チップ実装基板およびその製造方法
JP4313520B2 (ja) * 2001-03-19 2009-08-12 株式会社フジクラ 半導体パッケージ
JP2005353854A (ja) * 2004-06-11 2005-12-22 Matsushita Electric Ind Co Ltd 配線基板およびそれを用いた半導体装置
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4920330B2 (ja) * 2006-07-18 2012-04-18 ソニー株式会社 実装構造体の実装方法、発光ダイオードディスプレイの実装方法、発光ダイオードバックライトの実装方法および電子機器の実装方法
JP5091600B2 (ja) * 2006-09-29 2012-12-05 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP5134899B2 (ja) * 2007-09-26 2013-01-30 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP4698722B2 (ja) * 2007-11-08 2011-06-08 三洋電機株式会社 素子搭載用基板、半導体モジュールおよびその製造方法、ならびに携帯機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1386394A (zh) * 2000-07-21 2002-12-18 松下电器产业株式会社 倒装片封装、其电路板以及其封装方法
JP2004349361A (ja) * 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
CN101331604A (zh) * 2005-11-30 2008-12-24 三洋电机株式会社 电路装置和电路装置的制造方法
CN101231963A (zh) * 2006-09-29 2008-07-30 三洋电机株式会社 半导体模块、半导体模块的制造方法和便携设备
CN101488487A (zh) * 2007-11-08 2009-07-22 三洋电机株式会社 元件搭载用基板、半导体组件及其制造方法及便携式设备

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