JP2008218529A - 回路装置、回路装置の製造方法および半導体モジュール - Google Patents

回路装置、回路装置の製造方法および半導体モジュール Download PDF

Info

Publication number
JP2008218529A
JP2008218529A JP2007050757A JP2007050757A JP2008218529A JP 2008218529 A JP2008218529 A JP 2008218529A JP 2007050757 A JP2007050757 A JP 2007050757A JP 2007050757 A JP2007050757 A JP 2007050757A JP 2008218529 A JP2008218529 A JP 2008218529A
Authority
JP
Japan
Prior art keywords
insulating layer
wiring layer
conductor portion
crystal grain
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007050757A
Other languages
English (en)
Other versions
JP5175476B2 (ja
Inventor
Mayumi Nakazato
真弓 中里
Hideki Mizuhara
秀樹 水原
Ryosuke Usui
良輔 臼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2007050757A priority Critical patent/JP5175476B2/ja
Priority to US12/039,054 priority patent/US7745938B2/en
Publication of JP2008218529A publication Critical patent/JP2008218529A/ja
Application granted granted Critical
Publication of JP5175476B2 publication Critical patent/JP5175476B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02319—Manufacturing methods of the redistribution layers by using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】回路装置における配線の接続信頼性を向上する技術を提供する。
【解決手段】回路装置１０は、回路素子が形成された半導体基板１２と、半導体基板１２の表面Ｓに形成された電極１４と、電極１４の上に設けられた絶縁層１６と、絶縁層１６の上に設けられた第２の配線層１８と、絶縁層１６を貫通して電極１４および第２の配線層１８を電気的に接続する導電性バンプ２０と、を備える。導電性バンプ２０は、電極１４と第２の配線層１８との導通方向の結晶粒のサイズより、半導体基板１２の表面Ｓと平行な方向の結晶粒のサイズが大きい。
【選択図】図１

Description

本発明は、回路装置、回路装置の製造方法および半導体モジュールに関する。
近年、電子機器の小型化・高機能化に伴い、電子機器に使用される回路装置の小型化が求められている。そのための一つの方策として、回路装置の外部接続電極間のピッチを狭くすることが考えられるが、電極として用いられるはんだバンプ自体の大きさやはんだ付け時のブリッジの発生により、外部接続電極間のピッチを狭くすることによる小型化には限界があった。そこで、更なる回路装置の小型化を図るために、回路装置に再配線を形成することによる外部接続電極の再配置を行う技術が考案されている。
このような技術としては、ウエハ状態で銅の再配線、電極端子形成と樹脂封止が行われ、その後にチップ化されたウエハ・レベル・パッケージ（Wafer-Level Packaging：以下、「ＷＬＰ」という）も実現されている。例えば、特許文献１には、素子電極用メタルポストを銅や金等の導電性金属による電気めっきで形成するＷＬＰの製造方法が開示されている。
特開２００４−１９３２９７号公報
上述のような電気めっきの一つである銅電解めっきは、一般的には硫酸銅浴によって行われ、アノードとして可溶性の含リン銅が使用されている。含リン銅アノードを使用した場合、電解によりアノード表面にリン化銅や塩化銅等からなるブラックフィルムが形成され、一価の銅の不均化反応による金属銅や酸化銅の生成を抑え、パーティクルの発生を抑制することができる。
しかしながら、含リン銅アノードが溶解する際、液中に銅と同時にリンも溶出するため、めっき液がリンで汚染され、めっき皮膜中にリンが共析する。そのため、電解めっきによって形成された銅ポストは、不純物としてリンを含有するため硬度が高くなり、応力がかかった際の接続信頼性に問題がある。
本発明はこうした状況に鑑みてなされたものであり、その目的とするところは、回路装置における配線の接続信頼性を向上する技術を提供することにある。
上記課題を解決するために、本発明のある態様の回路装置は、回路素子が形成された基板と、基板の表面に形成された第１の配線層と、第１の配線層の上に設けられた絶縁層と、絶縁層の上に設けられた第２の配線層と、絶縁層を貫通して第１の配線層および第２の配線層を電気的に接続する導体部と、を備える。導体部は、第１の配線層と第２の配線層との導通方向の結晶粒のサイズより、基板の表面と平行な方向の結晶粒のサイズが大きい。
この態様によると、導体部は、導通方向の結晶粒のサイズより基板の表面と平行な方向の結晶粒のサイズが大きいため、基板の表面と平行な方向の結晶粒のサイズが導通方向の結晶粒のサイズと同じあるいは小さい場合と比較して、第２の配線層と接触する面における結晶粒界それぞれの長さの合計（以下、「合計長さ」という）が短くなる。換言すれば、導体部が第２の配線層と接触する面における結晶粒界が占める割合は小さくなる。そのため、例えば、第２の配線層を導体部の上面に形成する際に不純物などが結晶粒界から導体部の内部に侵入することを抑制することができる。その結果、導体部が不純物などで浸食されにくくなり導体部と第２の配線層との接続信頼性を向上することができる。また、導体部や第１の配線層を介して回路素子内部に不純物などが到達しにくくなるため、回路素子の誤作動が防止される。また、導通方向の結晶粒のサイズより基板の表面と平行な方向の結晶粒のサイズが大きいため、導電部と第１の配線層との接触面においても導電部の結晶粒界の合計長さが短くなる。換言すれば、導体部が第１の配線層と接触する面における結晶粒界が占める割合は小さくなる。そのため、導体部は、結晶粒界より抵抗が比較的低い結晶部分が第１の配線層と接触する面積が増え、導体部と第１の配線との接触抵抗を小さくすることができる。その結果、無駄な発熱が抑えられ、回路装置の低消費電力化を達成することができる。
導体部は、結晶粒のサイズの異方性が圧延により形成された圧延材料であってもよい。これにより、導体部は破断強度が向上されているため、めっきなどで導体部を形成した場合と比較して応力がかかった際に導体部が破断しにくくなり、配線の接続信頼性を向上することができる。
導体部は、基板の表面と接する面と鈍角をなす側面部を有していてもよい。あるいは、導体部は、基板の表面と平行な断面の面積が第１の配線層から第２の配線層に向かって大きくなるように形成されていてもよい。これにより、例えば、導体部と第２の配線層との接続部において基板の表面と平行な方向に応力がかかった場合、導体部が第１の配線層に押し付けられる力がより大きくなることで導体部と第１の配線層とがより密着することになり、接続信頼性が向上する。
本発明の別の態様は、半導体モジュールである。このモジュールは、上述の回路装置を複数内蔵している。また、モジュールは、回路装置のそれぞれを外部接続端子と電気的に導通する配線構造を備えてもよい。
本発明の更に別の態様は、回路装置の製造方法である。この方法は、絶縁層の一方の面上に導体部を形成する第１の工程と、回路素子が形成された基板の表面に第１の配線層を形成する第２の工程と、第１の配線層と導体部とを接触させた状態で基板と絶縁層とを圧着して導体部を絶縁層に埋め込む第３の工程と、絶縁層の他方の面から導体部を露出させる第４の工程と、導体部の露出した箇所および絶縁層の上に第２の配線層を設ける第５の工程と、を含む。また、この方法は、導体部を、第１の配線層と第２の配線層との導通方向の結晶粒のサイズより、基板の表面と平行な方向の結晶粒のサイズが大きくなるように形成する。
この態様によると、導体部は、導通方向の結晶粒のサイズより基板の表面と平行な方向の結晶粒のサイズが大きくなるように形成されているため、基板の表面と平行な方向の結晶粒のサイズが導通方向の結晶粒のサイズと同じあるいは小さい場合と比較して、第２の配線層と接触する面における結晶粒界の合計長さが短くなる。換言すれば、導体部が第２の配線層と接触する面における結晶粒界が占める割合は小さくなる。そのため、例えば、第２の配線層を導体部の上面に形成する際に不純物などが結晶粒界から導体部の内部に侵入することを抑制することができる。その結果、導体部が不純物などで浸食されにくくなり導体部と第２の配線層との接続信頼性が向上した回路装置を製造することができる。また、導体部や第１の配線層を介して回路素子内部に不純物などが到達しにくくなるため、回路素子の誤作動が防止される。また、導通方向の結晶粒のサイズより基板の表面と平行な方向の結晶粒のサイズが大きいため、導電部と第１の配線層との接触面においても導電部の結晶粒界の合計長さが短くなる。換言すれば、導体部が第１の配線層と接触する面における結晶粒界が占める割合は小さくなる。そのため、導体部は、結晶粒界より抵抗が比較的低い結晶部分が第１の配線層と接触する面積が増え、導体部と第１の配線との接触抵抗を小さくすることができる。その結果、無駄な発熱が抑えられ、回路装置の低消費電力化を達成することができる。
第１の工程において、導体部を、結晶粒のサイズの異方性が圧延により形成された圧延材料を用いて形成してもよい。これにより、めっきにより導体部を形成する場合と比較して簡易に低コストで導体部を形成することができる。
第１の工程において、導体部を、前記絶縁層の表面と接する面と鋭角をなす側面部を有するように形成してもよい。あるいは、第１の工程において、導体部を、絶縁層の表面から該表面と垂直な方向に向かって、絶縁層の表面と平行な断面の面積が小さくなるように形成してもよい。これにより、第３の工程で絶縁層に埋め込まれた導体部は、第１の配線層と接触している面の面積より絶縁層の他方の面と対向する部分の面積の方が大きくなる。その結果、例えば、導体部を絶縁層の他方の面から露出させるためにビアを形成する際の位置合わせが容易となり、製造コストを低減することができる。
本発明の更に別の態様は、回路装置の製造方法である。この方法は、回路素子が形成された基板の表面に設けられた第１の配線層と絶縁層の一方の面上に形成された導体部とを接触させた状態で、前記基板と前記絶縁層とを圧着して前記導体部を前記絶縁層に埋め込む埋め込み工程と、前記絶縁層の他方の面から前記導体部を露出させる露出工程と、前記導体部の露出した箇所および前記絶縁層の上に第２の配線層を設ける配線工程と、を含む。また、この方法は、導体部を、第１の配線層と第２の配線層との導通方向の結晶粒のサイズより、基板の表面と平行な方向の結晶粒のサイズが大きくなるように形成する。
本発明によれば、回路装置における配線の接続信頼性を向上することができる。
以下、本発明の実施の形態を図面を参照して説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、以下に述べる構成は例示であり、本発明の範囲を何ら限定するものではない。
（第１の実施の形態）
［回路装置の構造］
図１は、第１の実施の形態に係る回路装置の構成を示す概略断面図である。図１に示すように、第１の実施の形態に係る回路装置１０は、表面Ｓ（上面側）に周知の技術により所定の電気回路などの回路素子（不図示）が形成された半導体基板１２と、半導体基板１２の実装面となる表面Ｓ（特に周辺部）に形成された第１の配線層の一部である回路素子の電極１４と、電極１４の上に設けられた絶縁層１６と、絶縁層１６の上に設けられた第２の配線層１８と、絶縁層１６を貫通して電極１４および第２の配線層１８を電気的に接続する導体部としての導電性バンプ２０と、を備える。
半導体基板１２の表面上には、電極１４の所定の領域が露出するように保護膜２２が形成されている。また、隣接する電極１４同士のピッチをより広くするために、電極１４および保護膜２２の上に設けられた絶縁層１６の上に再配線パターン１８ａが形成されている。電極１４と再配線パターン１８ａとの接続は、電極１４の露出面に接続する導電性バンプ２０とこの導電性バンプ２０に接続するビアコンタクト１８ｂを介してなされている。再配線パターン１８ａの所定の領域には外部接続電極としてのはんだバンプ２４が設けられており、はんだバンプ２４が設けられている領域以外はソルダーレジスト層２６により覆われている。
より具体的には、絶縁層１６は、半導体基板１２の表面Ｓの上方に形成されており、その厚さは、例えば、約８０μｍである。絶縁層１６は、加圧したときに塑性流動を引き起こす材料により形成されている。加圧したときに塑性流動を引き起こす材料の一例としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁層１６を形成するためにより好ましいエポキシ系熱硬化型樹脂としては、例えば、温度１６０℃、圧力８ＭＰａの条件下で、粘度が１ｋＰａ・ｓ程度の特性を有する材料であるとよい。また、この材料を、温度１６０℃の条件下で１５ＭＰａで加圧した場合、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。
なお、エポキシ系熱硬化形樹脂としては、編み込まれたガラス繊維に樹脂を含侵させたタイプの膜であってもよい。あるいは、絶縁層内に２μｍ〜１０μｍ程度の直径を有するフィラーが添加された膜であってもよい。このフィラーとしては、アルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）および窒化ホウ素（ＢＮ）などが好適である。また、フィラーの重量充填率としては、３０％〜８０％程度が好ましい。
導電性バンプ２０としては、銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属を採用することができるが、本実施の形態に係る回路装置１０では、圧延により形成された銅箔が用いられている。そのため、導電性バンプ２０は、材料の銅の結晶粒のサイズに異方性を有する。具体的には、導電性バンプ２０は、電極１４と第２の配線層１８との導通方向（表面Ｓに垂直な方向）の結晶粒のサイズより、半導体基板１２の表面Ｓと平行な方向の結晶粒のサイズが大きい。例えば、圧延により形成された銅箔は、結晶粒の長手方向の平均的なサイズが約８０〜１００μｍ、結晶粒の短手方向の平均的なサイズが約１５μｍ程度である。
導電性バンプ２０の高さは、例えば、約５０μｍである。本実施の形態に係る導電性バンプ２０は、円錐台（断面形状が台形状）形状に設けられており、電極１４の接触面と平行な先端部と、この先端部に近づくにつれて径（寸法）が細くなるように形成された側面部２０ａとを備えている。つまり、導電性バンプ２０は、半導体基板１２の表面Ｓと接する面と鈍角をなす側面部２０ａを有している。換言すると、導電性バンプ２０は、半導体基板１２の表面Ｓと平行な断面の面積が電極１４側から第２の配線層１８側に向かって大きくなるように形成されている。導電性バンプ２０の先端の径および第２の配線層１８と接する面の径は、それぞれ約８０μｍφおよび約１００μｍφである。また、導電性バンプ２０は、電極１４と対応する位置に設けられている。そして、導電性バンプ２０の先端部は、電極１４と直に接するように形成されている。
再配線パターン１８ａは、絶縁層１６の上に形成され、その厚さは、例えば、約２０μｍである。再配線パターン１８ａは、例えば、銅（Ｃｕ）などの金属が採用され、絶縁層１６の開口部２８内に設けたビアコンタクト１８ｂを介して導電性バンプ２０と電気的に接続されている。ここで、開口部２８の開口幅は約１００μｍである。ビアコンタクト１８ｂは、開口部２８の内面を被覆するように設けられており、再配線パターン１８ａと一体的に形成されている。なお、電極１４の上には導電性バンプ２０が介在するので、ビアコンタクト１８ｂ（開口部２８）の深さは約３０μｍであり、電極１４に直接ビアコンタクト（開口部）を形成する場合に比べてその深さを浅くすることができる。
以上のように、本実施の形態に係る回路装置１０は、半導体基板１２の表面Ｓに形成された電極１４に対して、導電性バンプ２０およびビアコンタクト１８ｂを介して再配線パターン１８ａが形成されているので、外部接続電極であるはんだバンプ２４の再配置を行うことができる。
（導電性バンプ）
次に、銅箔を用いて形成された導電性バンプ２０について詳述する。図２は、図１に示す導電性バンプ２０とビアコンタクト１８ｂとの界面領域Ａにおける結晶粒を模式的に示した図である。図２に示すように、導電性バンプ２０は、電極１４と第２の配線層１８との導通方向Ｚの結晶粒３０のサイズＬ１より、半導体基板１２の表面Ｓと平行な方向Ｘまたは方向Ｙの結晶粒のサイズＬ２が大きい。
したがって、導電性バンプ２０は、半導体基板の表面と平行な方向の結晶粒のサイズＬ２が図２に示す結晶粒３０の導通方向Ｚの結晶粒のサイズＬ１と同じあるいはサイズＬ１より小さい場合と比較して、ビアコンタクト１８ｂと接触する面における各結晶粒界３０ａの合計長さが短くなる。換言すれば、導電性バンプ２０がビアコンタクト１８ｂと接触する面における結晶粒界３０ａが占める面積の割合は小さくなる。そのため、例えば、ビアコンタクト１８ｂを導電性バンプ２０の上面に形成する際に不純物などが結晶粒界３０ａから導電性バンプ２０の内部に侵入することを抑制することができる。その結果、導電性バンプ２０が不純物などで浸食されにくくなり導電性バンプ２０とビアコンタクト１８ｂとの接続信頼性を向上することができる。
また、導電性バンプ２０や電極１４を介して半導体基板１２に形成されている回路素子内部に不純物などが到達しにくくなるため、回路素子の誤作動が防止される。また、導電性バンプ２０は、導通方向Ｚの結晶粒３０のサイズＬ１より半導体基板１２の表面Ｓと平行な方向Ｘまたは方向Ｙの結晶粒３０のサイズＬ２が大きいため、半導体基板１２の表面Ｓと平行な方向Ｘまたは方向Ｙの結晶粒のサイズＬ２が導通方向Ｚの結晶粒のサイズＬ１と同じあるいはサイズＬ１より小さい場合と比較して、電極１４と接触する面における各結晶粒界３０ａの合計長さが短くなる。換言すれば、導電性バンプ２０が電極１４と接触する面における結晶粒界３０ａが占める面積の割合は小さくなる。そのため、導電性バンプ２０は、結晶粒界より抵抗が比較的低い結晶部分が電極１４と接触する面積が増え、導電性バンプ２０と電極１４との接触抵抗を小さくすることができる。その結果、無駄な発熱が抑えられ、回路装置１０の低消費電力化を達成することができる。
また、導電性バンプ２０は、結晶粒３０のサイズの異方性が圧延により形成された圧延材料の場合、破断強度が向上されているため、めっきなどで導電性バンプ２０を形成した場合と比較して応力がかかった際に導電性バンプ２０が破断しにくくなり、配線の接続信頼性を向上することができる。
次に、導電性バンプに応力がかかる場合について説明する。図３（ａ）〜図３（ｃ）は、再配線パターン１８ａを含む第２の配線層１８を介して導電性バンプ２０のＸ方向に応力がかかった場合の応力分布を導電性バンプ２０の形状ごとにシミュレーションにより算出した模式図である。
再配線パターン１８ａの材料である銅と回路素子を含む半導体基板１２の材料であるシリコンとは熱膨張係数が異なるため、熱衝撃や回路素子における発熱などにより第２の配線層１８を介して導電性バンプ２０には、半導体基板１２の表面Ｓと平行な方向に応力が発生する。
例えば、導電性バンプ２０とビアコンタクト１８ｂとの接続部において半導体基板１２の表面Ｓと平行な方向Ｘに応力Ｆがかかった場合、導電性バンプ２０の形状によって導電性バンプ２０内部のＺ方向の応力分布は異なる。図３（ａ）に示す本実施の形態に係る導電性バンプ２０は、半導体基板１２の表面Ｓと平行な断面の面積が電極１４から第２の配線層１８に向かって大きくなるように形成されている。換言すると、導電性バンプ２０は、半導体基板１２の表面Ｓとの接触面２０ｂと鈍角をなす側面部２０ａを有していることになる。図３（ｂ）に示す導電性バンプ１２０は、半導体基板１２の表面Ｓと平行な断面の面積が電極１４から第２の配線層１８に向かって同じとなるように形成されている。図３（ｃ）に示す導電性バンプ２２０は、半導体基板１２の表面Ｓと平行な断面の面積が電極１４から第２の配線層１８に向かって小さくなるように形成されている。
図３（ａ）〜図３（ｃ）を比較すると、導電性バンプ２０の電極１４と接する部分近傍の応力分布は、図３（ａ）に示す形状の場合に最も大きくかつ広範囲に分布していることがわかる。なお、濃い部分ほど応力は大きい。したがって、熱による応力が発生した場合であっても、このような形状の導電性バンプ２０は、電極１４により大きな力で押し付けられることとなる。そのため、導電性バンプ２０と電極１４とがより密着することになり、接続信頼性が向上する。
（回路装置の製造方法）
次に、図４〜図６を参照して第１の実施の形態に係る回路装置の製造方法について説明する。図４（ａ）〜図４（ｃ）は、第１の実施の形態に係る回路装置の製造方法における第１の工程を説明するための概略断面図である。図５（ａ）〜図５（ｃ）は、第１の実施の形態に係る回路装置の製造方法における第２の工程および第３の工程を説明するための概略断面図である。図６（ａ）〜図６（ｂ）は、第１の実施の形態に係る回路装置の製造方法における第４の工程および第５の工程を説明するための概略断面図である。
まず、図４（ａ）に示すように、エポキシ系熱硬化型樹脂からなる厚さ約８０μｍの絶縁層１６の一方の面上に厚さ約５０μｍの銅箔３２を接合する。ここで、銅箔３２としては、結晶粒のサイズの異方性が圧延により形成された圧延材料を用いる。これにより、めっきにより導電性バンプ２０を形成する場合と比較して簡易に低コストで導電性バンプ２０を形成することができる。次に、図４（ｂ）に示すように、通常のリソグラフィ法を用いて銅箔３２上の導電性バンプ形成領域にレジストマスク３４を形成する。ここで、導電性バンプ形成領域は、図１に示す半導体基板１２の電極１４の位置に対応する。
そして、図４（ｃ）に示すように、レジストマスク３４をマスクとして薬液を用いたウェットエッチング処理により、所定の円錐台形状を有する導電性バンプ２０が形成され、その後にレジストマスク３４が除去される。この際、導電性バンプ２０は、先端部に近づくにつれて径（寸法）が細くなる側面部２０ａを有するように形成される。つまり、導電性バンプ２０は、絶縁層１６の表面と接する面と鋭角をなす側面部２０ａが形成される。換言すると、導電性バンプ２０は、絶縁層１６の表面からその表面と垂直な方向に向かって、絶縁層１６の表面と平行な断面の面積が小さくなるように形成されている。以上、図４（ａ）〜図４（ｃ）に示した本実施の形態に係る第１の工程により、絶縁層１６の一方の面上に導電性バンプ２０を形成することができる。
なお、本実施の形態に係る回路装置１０の製造方法では、導電性バンプ２０の高さを約５０μｍ、導電性バンプ２０の先端の径を約８０μｍφ、導電性バンプ２０が絶縁層１６と接している面の径を約１００μｍφとしている。また、上述の各工程では、エポキシ系熱硬化型樹脂からなる絶縁層１６が完全に熱硬化されないように、熱硬化温度まで加熱しないようにして、絶縁層１６が半硬化の状態（流動しやすい状態）で維持されている。
次に、回路素子が形成された半導体基板１２の表面Ｓに第１の配線層として電極１４を形成する第２の工程と、電極１４と導電性バンプ２０とを接触させた状態で半導体基板１２と絶縁層１６とを圧着して導電性バンプ２０を絶縁層１６に埋め込む第３の工程とを説明する。
まず、図５（ａ）に示すように、Ｐ型シリコン基板などの半導体基板１２に対して、その表面Ｓ近傍の領域に周知の技術により、所定の電気回路などの回路素子（図示せず）およびその周辺部若しくは上部に電極１４を形成する。電極１４の材料としては、一般的にアルミニウムなどの金属が用いられる。そして、電極１４の所定部分が露出するように、半導体基板１２の表面Ｓ上の領域に、半導体基板１２を保護するための絶縁性の保護膜２２が形成される。保護膜２２としては、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などが用いられる。このように、図５（ａ）で示した本実施の形態に係る第２の工程により、回路素子が形成された半導体基板１２の表面Ｓに第１の配線層としての電極１４を形成することができる。
次に、図５（ｂ）に示すように、電極１４と導電性バンプ２０の先端とが接触するような状態に半導体基板１２と絶縁層１６とを配置する。そして、この状態でプレス装置を用いて加圧成型することにより、図５（ｃ）に示すように、導電性バンプ２０が絶縁層１６に埋め込まれながら半導体基板１２、導電性バンプ２０および絶縁層１６が一体化される（埋め込み工程）。
ここで、プレス装置を用いた加圧成形時の圧力は約５ＭＰａ、温度は約２００℃である。このプレス加工により絶縁層１６の粘度が低下し、絶縁層１６は塑性流動を起こす。そのため、導電性バンプ２０は電極１４と接触した状態で絶縁層１６の内部に自己整合的に埋設される。なお、本実施の形態では、絶縁層１６の厚さが約８０μｍ、導電性バンプ２０の高さが約５０μｍであるため、加圧成形の際に導電性バンプ２０は絶縁層１６を貫通することなく埋め込まれる。
導電性バンプ２０が絶縁層１６に埋め込まれた後も、引き続き、絶縁層１６に熱処理（１５０℃、３０分）を加えることにより、絶縁層１６を完全に硬化させる。この結果、半導体基板１２の上に絶縁層１６が圧着され固定されるとともに、導電性バンプ２０が電極１４に接触し押し付けられた状態で絶縁層１６内に固定される。このように、図５（ｂ）および図５（ｃ）で示した本実施の形態に係る第３の工程により、電極１４と導電性バンプ２０とを接触させた状態で半導体基板１２と絶縁層１６とを圧着して導電性バンプ２０を絶縁層１６に埋め込むことができる。
次に、絶縁層１６の他方の面から導電性バンプ２０を露出させる第４の工程と、導電性バンプ２０の露出した箇所および絶縁層１６の上に第２の配線層１８を設ける第５の工程とを説明する。
図６（ａ）に示すように、絶縁層１６の上面からレーザを照射して導電性バンプ２０が露出するように開口部２８を形成する。ここで、レーザ照射には、例えば、炭酸ガスレーザを用いることができる。レーザ照射は、所定の条件である第１の照射条件と第１の照射条件におけるパルス幅を変更した第２の照射条件の二段階で行われる。具体的には、０．２５ｍｓのパルス周期で、１．０Ｗの出力のレーザを用い、第１の照射条件としては、例えば、パルス幅が８〜１０μｓ、ショット数を１とすることができる。また、第２の照射条件としては、例えば、パルス幅が３〜５μｓ、パルス間隔が２５ｍｓ、ショット数を３とすることができる。これにより、絶縁層１６の表面から導電性バンプ２０に近づくにつれて径が縮小するテーパ形状の側壁を有する開口部２８を形成することができる。
なお、上述の第１の工程において、導電性バンプ２０は、絶縁層１６の表面からその表面と垂直な方向に向かって、絶縁層１６の表面と平行な断面の面積が小さくなるように形成されているため、上述の第３の工程で絶縁層１６に埋め込まれた導電性バンプ２０は、電極１４と接触している面の面積より絶縁層１６の他方の面と対向する部分の面積の方が大きくなる。その結果、導電性バンプ２０を絶縁層１６の他方の面から露出させるためにレーザでビアを形成する際の位置合わせが容易となり、製造コストを低減することができる。このように、図６（ａ）で示した本実施の形態に係る第４の工程（露出工程）により絶縁層１６の他方の面から導電性バンプ２０を露出させることができる。
次に、図６（ｂ）に示すように、無電解めっき法および電解めっき法を用いて絶縁層１６の上面および開口部２８の内面上に銅を約２０μｍの厚さでめっきする。この結果、絶縁層１６上に約２０μｍの厚みを有する銅めっき層３６が形成されるとともに、開口部２８の内部にビアコンタクト１８ｂが形成される。なお、導電性バンプ２０の上にめっきにより銅を成長させると、図２に示すように、Ｚ方向に結晶が成長して柱状の結晶粒からなるビアコンタクト１８ｂが形成される。
その後、図１に示したように、通常のリソグラフィ技術およびエッチング技術を用いて銅めっき層３６（図６（ｂ）参照）を加工することにより、所定のライン／スペースパターンを有する再配線パターン１８ａが形成される。そして、再配線パターン１８ａの電極パッド形成領域に開口部が形成されるように絶縁層１６および再配線パターン１８ａをソルダーレジスト層２６により覆う。ソルダーレジスト層２６は、再配線パターン１８ａの保護膜として機能し、エポキシ樹脂などを用いることができる。本実施の形態に係るソルダーレジスト層２６の厚さは、例えば、約４０μｍである。
そして、はんだ印刷法を用いて、ソルダーレジスト層２６の開口部から露出する部分の再配線パターン１８ａに対して外部接続端子として機能するはんだバンプ２４を形成する。このように、図６（ｂ）で示した本実施の形態に係る第５の工程（配線工程）により導電性バンプ２０の露出した箇所および絶縁層１６の上に第２の配線層１８を設けることができる。
以上、上述の各工程により図１に示される回路装置１０が製造される。本実施の形態に係る回路装置の製造方法によれば、導電性バンプ２０を、電極１４と第２の配線層１８との導通方向の結晶粒のサイズより、半導体基板１２の表面Ｓと平行な方向の結晶粒のサイズが大きくなるように形成することができる。そのため、導電性バンプ２０は、半導体基板１２の表面Ｓと平行な方向の結晶粒のサイズが導通方向の結晶粒のサイズと同じあるいは小さい場合と比較して、第２の配線層１８と接触する面における結晶粒界の合計長さが短くなる。換言すれば、導体部が第２の配線層と接触する面における結晶粒界が占める割合は小さくなる。その結果、例えば、第２の配線層１８を導電性バンプ２０の上面に形成する際に不純物などが結晶粒界から導電性バンプ２０の内部に侵入することを抑制することができる。
また、導電性バンプ２０が不純物などで浸食されにくくなり導電性バンプ２０と第２の配線層１８との接続信頼性が向上した回路装置を製造することができる。また、導電性バンプ２０や電極１４を介して回路素子内部に不純物などが到達しにくくなるため、回路素子の誤作動が防止される。また、導通方向の結晶粒のサイズより半導体基板１２の表面と平行な方向の結晶粒のサイズが大きいため、導電性バンプ２０と電極１４との接触面においても導電性バンプ２０の結晶粒界の合計長さが短くなる。換言すれば、導電性バンプ２０が電極１４と接触する面における結晶粒界が占める割合は小さくなる。そのため、導電性バンプ２０は、結晶粒界より抵抗が比較的低い結晶部分が電極１４と接触する面積が増え、導電性バンプ２０と電極１４との接触抵抗を小さくすることができる。その結果、無駄な発熱が抑えられ、回路装置の低消費電力化を達成することができる。
（第２の実施の形態）
図７は、第２の実施の形態に係る半導体モジュールの構成を示す概略断面図である。本実施の形態に係る半導体モジュール１００は、上述した回路装置１０を複数内蔵している。また、半導体モジュール１００は、回路装置１０のそれぞれを外部接続端子（不図示）と電気的に導通する配線構造１３０を備えている。なお、第１の実施の形態で説明した内容と同じものについては同じ符号を付して説明を省略する。本実施の形態に係る半導体モジュール１００によれば、第１の実施の形態で説明した効果と同様の効果を得ることができる。
以上、本発明を上述の各実施の形態を参照して説明したが、本発明は上述の各実施の形態に限定されるものではなく、各実施の形態の構成を適宜組み合わせたものや置換したものについても本発明に含まれるものである。また、当業者の知識に基づいて各実施の形態における回路装置の製造方法の順番を適宜組み替えることや、回路装置において各種の設計変更等の変形を各実施の形態に対して加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうる。
上述の実施の形態では、開口部２８内を被覆するようにビアコンタクト１８ｂを設けた例を示したが、例えば、開口部２８の開口寸法を狭くして、ビアコンタクト１８ｂを含む再配線パターン１８ａを形成する際、めっき液中に抑制剤および促進剤を添加することによって、開口部２８内を銅めっきで完全に埋め込むようにビアコンタクト１８ｂを形成するようにしてもよい。これにより、ビアコンタクト部（導電性バンプ２０およびビアコンタクト１８ｂ）を低抵抗化することができる。
また、上述の実施の形態では、半導体基板１２の電極１４と再配線パターン１８ａとの間を接続するビアコンタクト部を設けた例を示したが、例えば、多層配線基板内における下層配線層と上層配線層との間を接続するためにビアコンタクト部を適用してもよい。これにより、多層配線基板の製造安定性を良好にすることができ、多層配線基板を低コストで製造することができる。
また、上述の実施の形態では、回路素子が形成された基板の表面に第１の配線層を形成する第２の工程を含む製造工程の例について説明しているが、例えば、第２の工程の代わりに、回路素子に接続された第１の配線層である電極１４が形成された半導体基板１２を準備する準備工程を採用してもよい。そして、この準備工程により半導体基板１２を準備した後、半導体基板１２の表面に設けられた電極１４と絶縁層１６の一方の面上に形成された導電性バンプ２０とを接触させた状態で、半導体基板１２と絶縁層１６とを圧着して導電性バンプ２０を絶縁層１６に埋め込む埋め込み工程と、絶縁層１６の他方の面から導電性バンプ２０を露出させる露出工程と、導電性バンプ２０の露出した箇所および絶縁層１６の上に第２の配線層１８を設ける配線工程とを行うことで、上述の実施の形態に係る回路装置を製造してもよい。なお、上述の埋め込み工程では、第１の工程で作製した絶縁層１６の代わりに、予め導電性バンプ２０が一方の面上に形成された絶縁層を準備しそれを用いてもよい。
第１の実施の形態に係る回路装置の構成を示す概略断面図である。 図１に示す導電性バンプとビアコンタクトとの界面領域における結晶粒を模式的に示した図である。 再配線パターンを含む第２の配線層を介して導電性バンプのＸ方向に応力がかかった場合の応力分布を導電性バンプの形状ごとにシミュレーションにより算出した模式図である。 第１の実施の形態に係る回路装置の製造方法における第１の工程を説明するための概略断面図である。 第１の実施の形態に係る回路装置の製造方法における第２の工程および第３の工程を説明するための概略断面図である。 第１の実施の形態に係る回路装置の製造方法における第４の工程および第５の工程を説明するための概略断面図である。 第２の実施の形態に係る半導体モジュールの構成を示す概略断面図である。
符号の説明
１０ 回路装置、 １２ 半導体基板、 １４ 電極、 １６ 絶縁層、 １８ 第２の配線層、 １８ａ 再配線パターン、 １８ｂ ビアコンタクト、 ２０ 導電性バンプ、 ２０ａ 側面部、 ２２ 保護膜、 ２４ はんだバンプ、 ２６ ソルダーレジスト層、 ２８ 開口部、 ３０ 結晶粒、 ３０ａ 結晶粒界、 ３２ 銅箔、 ３４ レジストマスク、 ３６ 銅めっき層、 １００ 半導体モジュール、 １３０ 配線構造。

Claims (8)

  1. 回路素子が形成された基板と、
    前記基板の表面に形成された第１の配線層と、
    前記第１の配線層の上に設けられた絶縁層と、
    前記絶縁層の上に設けられた第２の配線層と、
    前記絶縁層を貫通して前記第１の配線層および前記第２の配線層を電気的に接続する導体部と、を備え、
    前記導体部は、前記第１の配線層と前記第２の配線層との導通方向の結晶粒のサイズより、前記基板の表面と平行な方向の結晶粒のサイズが大きいことを特徴とする回路装置。
  2. 前記導体部は、結晶粒のサイズの異方性が圧延により形成された圧延材料であることを特徴とする請求項１に記載の回路装置。
  3. 前記導体部は、前記基板の表面との接触面と鈍角をなす側面部を有することを特徴とする請求項１または２に記載の回路装置。
  4. 請求項１乃至３のいずれかに記載の回路装置を複数内蔵し、該回路装置のそれぞれを外部接続端子と電気的に導通する配線構造を備えることを特徴とする半導体モジュール。
  5. 絶縁層の一方の面上に導体部を形成する第１の工程と、
    回路素子が形成された基板の表面に第１の配線層を形成する第２の工程と、
    前記第１の配線層と前記導体部とを接触させた状態で前記基板と前記絶縁層とを圧着して前記導体部を前記絶縁層に埋め込む第３の工程と、
    前記絶縁層の他方の面から前記導体部を露出させる第４の工程と、
    前記導体部の露出した箇所および前記絶縁層の上に第２の配線層を設ける第５の工程と、を含み、
    前記導体部を、前記第１の配線層と前記第２の配線層との導通方向の結晶粒のサイズより、前記基板の表面と平行な方向の結晶粒のサイズが大きくなるように形成することを特徴とする回路装置の製造方法。
  6. 前記第１の工程において、前記導体部を、結晶粒のサイズの異方性が圧延により形成された圧延材料を用いて形成することを特徴とする請求項５に記載の回路装置の製造方法。
  7. 前記第１の工程において、前記導体部を、前記絶縁層の表面と接する面と鋭角をなす側面部を有するように形成することを特徴とする請求項５または６に記載の回路装置の製造方法。
  8. 回路素子が形成された基板の表面に設けられた第１の配線層と絶縁層の一方の面上に形成された導体部とを接触させた状態で、前記基板と前記絶縁層とを圧着して前記導体部を前記絶縁層に埋め込む埋め込み工程と、
    前記絶縁層の他方の面から前記導体部を露出させる露出工程と、
    前記導体部の露出した箇所および前記絶縁層の上に第２の配線層を設ける配線工程と、を含み、
    前記導体部を、前記第１の配線層と前記第２の配線層との導通方向の結晶粒のサイズより、前記基板の表面と平行な方向の結晶粒のサイズが大きくなるように形成することを特徴とする回路装置の製造方法。
JP2007050757A 2007-02-28 2007-02-28 回路装置の製造方法 Active JP5175476B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007050757A JP5175476B2 (ja) 2007-02-28 2007-02-28 回路装置の製造方法
US12/039,054 US7745938B2 (en) 2007-02-28 2008-02-28 Circuit device, a method for manufacturing a circuit device, and a semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007050757A JP5175476B2 (ja) 2007-02-28 2007-02-28 回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008218529A true JP2008218529A (ja) 2008-09-18
JP5175476B2 JP5175476B2 (ja) 2013-04-03

Family

ID=39714956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007050757A Active JP5175476B2 (ja) 2007-02-28 2007-02-28 回路装置の製造方法

Country Status (2)

Country Link
US (1) US7745938B2 (ja)
JP (1) JP5175476B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017145876A1 (ja) * 2016-02-26 2017-08-31 国立大学法人茨城大学 銅の成膜装置、銅の成膜方法、銅配線形成方法、銅配線
KR20200055260A (ko) * 2018-11-13 2020-05-21 삼성전자주식회사 반도체 패키지

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7969005B2 (en) * 2007-04-27 2011-06-28 Sanyo Electric Co., Ltd. Packaging board, rewiring, roughened conductor for semiconductor module of a portable device, and manufacturing method therefor
JP5012896B2 (ja) * 2007-06-26 2012-08-29 株式会社村田製作所 部品内蔵基板の製造方法
JP4987823B2 (ja) * 2008-08-29 2012-07-25 株式会社東芝 半導体装置
CN102484101A (zh) * 2009-08-13 2012-05-30 SKLink株式会社 电路基板及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349361A (ja) * 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
WO2005027223A1 (ja) * 2003-09-09 2005-03-24 Sanyo Electric Co., Ltd 回路素子と絶縁膜を含む半導体モジュールとその製造方法およびその応用

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4134848A (en) * 1976-06-28 1979-01-16 The United States Of America As Represented By The Secretary Of The Navy Composite for improved stripline board material
US4335180A (en) * 1978-12-26 1982-06-15 Rogers Corporation Microwave circuit boards
US4438450A (en) * 1979-11-30 1984-03-20 Bell Telephone Laboratories, Incorporated Solid state device with conductors having chain-shaped grain structure
US4352239A (en) * 1980-04-17 1982-10-05 Fairchild Camera And Instrument Process for suppressing electromigration in conducting lines formed on integrated circuits by control of crystalline boundary orientation
US4845543A (en) * 1983-09-28 1989-07-04 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
JP2787953B2 (ja) * 1989-08-03 1998-08-20 イビデン株式会社 電子回路基板
US5055342A (en) * 1990-02-16 1991-10-08 International Business Machines Corporation Fluorinated polymeric composition, fabrication thereof and use thereof
JPH04354337A (ja) * 1991-05-31 1992-12-08 Kawasaki Steel Corp 半導体装置の製造方法
JPH05235544A (ja) 1992-02-19 1993-09-10 Ibiden Co Ltd 複合プリント配線板の製造方法
US5316803A (en) * 1992-12-10 1994-05-31 International Business Machines Corporation Method for forming electrical interconnections in laminated vias
JP2886432B2 (ja) * 1992-12-29 1999-04-26 インターナショナル・ビジネス・マシーンズ・コーポレイション フッ素化重合体組成物
CN1044762C (zh) * 1993-09-22 1999-08-18 松下电器产业株式会社 印刷电路板及其制造方法
US6090701A (en) * 1994-06-21 2000-07-18 Kabushiki Kaisha Toshiba Method for production of semiconductor device
US6285082B1 (en) * 1995-01-03 2001-09-04 International Business Machines Corporation Soft metal conductor
JP3533284B2 (ja) 1996-04-24 2004-05-31 新光電気工業株式会社 半導体装置用基板及びその製造方法並びに半導体装置
JPH09312479A (ja) 1996-05-23 1997-12-02 Kyocera Corp 多層配線基板
US6143207A (en) * 1996-09-18 2000-11-07 Kabushiki Kaisha Toyota Chuo Kenkyusho Wide-range thermistor material and method for producing it
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JPH11298143A (ja) 1998-04-10 1999-10-29 Mitsubishi Gas Chem Co Inc 多層プリント配線板の製造方法
JP3227444B2 (ja) 1999-11-10 2001-11-12 ソニーケミカル株式会社 多層構造のフレキシブル配線板とその製造方法
US6528145B1 (en) * 2000-06-29 2003-03-04 International Business Machines Corporation Polymer and ceramic composite electronic substrates
JP4659262B2 (ja) * 2001-05-01 2011-03-30 富士通セミコンダクター株式会社 電子部品の実装方法及びペースト材料
US6459047B1 (en) * 2001-09-05 2002-10-01 International Business Machines Corporation Laminate circuit structure and method of fabricating
DE10203112B4 (de) * 2002-01-25 2005-03-10 Infineon Technologies Ag Verfahren zur Verbesserung der Qualität von Lötverbindungen
JP4426805B2 (ja) * 2002-11-11 2010-03-03 日本特殊陶業株式会社 配線基板およびその製造方法
JP2004193297A (ja) 2002-12-11 2004-07-08 Dainippon Printing Co Ltd ウェハレベルパッケージおよびその製造方法
JP4054269B2 (ja) 2003-03-20 2008-02-27 Ｔｄｋ株式会社 電子部品の製造方法および電子部品
KR100544117B1 (ko) * 2003-05-01 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터를 구비한 평판표시장치
JP4434809B2 (ja) 2004-03-29 2010-03-17 三洋電機株式会社 半導体装置の製造方法
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
TWI389316B (zh) * 2005-09-08 2013-03-11 Sharp Kk 薄膜電晶體、半導體裝置、顯示器、結晶化方法及製造薄膜電晶體方法
JP2007096185A (ja) * 2005-09-30 2007-04-12 Sanyo Electric Co Ltd 回路基板
JP5344205B2 (ja) * 2006-03-22 2013-11-20 Ｎｌｔテクノロジー株式会社 積層配線、該積層配線を用いた半導体装置及びその製造方法
US7915737B2 (en) * 2006-12-15 2011-03-29 Sanyo Electric Co., Ltd. Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349361A (ja) * 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
WO2005027223A1 (ja) * 2003-09-09 2005-03-24 Sanyo Electric Co., Ltd 回路素子と絶縁膜を含む半導体モジュールとその製造方法およびその応用

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017145876A1 (ja) * 2016-02-26 2017-08-31 国立大学法人茨城大学 銅の成膜装置、銅の成膜方法、銅配線形成方法、銅配線
KR20200055260A (ko) * 2018-11-13 2020-05-21 삼성전자주식회사 반도체 패키지
KR102179167B1 (ko) 2018-11-13 2020-11-16 삼성전자주식회사 반도체 패키지
US11121069B2 (en) 2018-11-13 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor package including capping pad having crystal grain of different size

Also Published As

Publication number Publication date
US20080203578A1 (en) 2008-08-28
US7745938B2 (en) 2010-06-29
JP5175476B2 (ja) 2013-04-03

Similar Documents

Publication Publication Date Title
US8319115B2 (en) Wiring board and manufacturing method thereof
KR100430203B1 (ko) 반도체 장치 및 그 제조 방법
US20130127037A1 (en) Semiconductor device built-in substrate
CN102709263A (zh) 半导体器件及其制造方法
JP5175476B2 (ja) 回路装置の製造方法
TW200807666A (en) Manufacturing Method of Semiconductor Device
JP4550102B2 (ja) 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置
JP2009252942A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
TWI458416B (zh) 配線基板製造方法
JP2009267149A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP5058929B2 (ja) 配線基板およびその製造方法
US8183683B1 (en) Semiconductor device and fabricating method thereof
JP4196606B2 (ja) 配線板の製造方法
JP4511148B2 (ja) 半導体装置の製造方法
JP4825529B2 (ja) 半導体装置
JP2008147266A (ja) 半導体装置及びその製造方法
TWI292948B (ja)
KR101128999B1 (ko) 칩 패키지 제조 방법 및 이에 의해 제조된 칩 패키지
JP2008294415A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP5442192B2 (ja) 素子搭載用基板、半導体モジュール、および、素子搭載用基板の製造方法
JP2006222257A (ja) 配線基板とその製造方法、およびそれを用いた半導体装置
JP5479842B2 (ja) バンプ形成方法及び配線基板
JP4830884B2 (ja) 半導体装置
JP5577734B2 (ja) 電子装置および電子装置の製造方法
JP4984502B2 (ja) Ｂｇａ型キャリア基板の製造方法及びｂｇａ型キャリア基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130107

R151 Written notification of patent or utility model registration

Ref document number: 5175476

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160111

Year of fee payment: 3