KR20240025211A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240025211A
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semiconductor
package
semiconductor devices
reinforcing structure
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이정현
박지용
심종보
임충빈
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삼성전자주식회사
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Abstract

반도체 패키지는, 서로 반대하는 제1 면 및 제2 면을 가지며, 서로 이격된 제1 실장 영역 및 제2 실장 영역을 갖는 패키지 기판, 및 상기 패키지 기판의 상기 제1 면 상에서 상기 제1 및 제2 실장 영역들 상에 각각 실장되는 제1 및 제2 반도체 장치들을 포함하고, 상기 패키지 기판은, 상기 제1 및 제2 반도체 장치들과 전기적으로 연결되는 배선 패턴들, 상기 제1 및 제2 반도체 장치들과 전기적으로 절연되는 더미 패턴들, 및 상기 패키지 기판의 상기 제1 면에서 상기 제1 및 제2 실장 영역들 둘레를 따라 연장하고, 상기 더미 패턴들의 적어도 일부분들과 접합하는 보강 구조물을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 서로 이격 배치되는 복수 개의 반도체 장치들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
시스템 인 패키지(SiP, System in Package)에서 복수 개의 반도체 장치들이 플립 칩 본딩(Flip Chip Bonding) 기술을 이용하여 하나의 반도체 기판 상에 실장될 수 있다. 하나의 반도체 기판 상에 복수 개의 반도체 장치들이 실장되는 경우 반도체 기판의 뒤틀림(warpage) 현상이 발생할 수 있다. 또한, 복수 개의 반도체 장치들로부터 발생하는 발열에 대한 문제점이 있다.
본 발명의 일 과제는 뒤틀림 현상을 방지하고 열전도율을 증가시키기 위한 보강 구조물을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 서로 반대하는 제1 면 및 제2 면을 가지며, 서로 이격된 제1 실장 영역 및 제2 실장 영역을 갖는 패키지 기판, 및 상기 패키지 기판의 상기 제1 면 상에서 상기 제1 및 제2 실장 영역들 상에 각각 실장되는 제1 및 제2 반도체 장치들을 포함하고, 상기 패키지 기판은, 상기 제1 및 제2 반도체 장치들과 전기적으로 연결되는 배선 패턴들, 상기 제1 및 제2 반도체 장치들과 전기적으로 절연되는 더미 패턴들, 및 상기 패키지 기판의 상기 제1 면에서 상기 제1 및 제2 실장 영역들 둘레를 따라 연장하고, 상기 더미 패턴들의 적어도 일부분들과 접합하는 보강 구조물을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 서로 반대하는 제1 면 및 제2 면을 갖는 패키지 기판, 및 상기 패키지 기판의 상기 제1 면 상에 배치되는 반도체 장치를 포함하고, 상기 패키지 기판은, 상기 제1 면에서 상기 반도체 장치의 둘레를 따라 연장되는 보강 구조물, 상기 반도체 장치와 전기적으로 연결되는 제1 도전성 패턴들, 및 상기 보강 구조물과 접합되고 전기적으로 절연된 제2 도전성 패턴들을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 서로 반대하는 제1 및 제2 면들을 갖는 패키지 기판, 및 상기 패키지 기판의 상기 제1 면 상에서 서로 이격되어 배치되는 제1 및 제2 반도체 장치들을 포함하고, 상기 패키지 기판은, 상기 제1 면에 형성되어 상기 제1 및 제2 반도체 장치들 각각의 둘레를 따라 연장하고 상기 제1 면에 개방된 상단부 및 상기 더미 패턴들의 적어도 일부분들을 노출시키는 저면을 갖는 트렌치 홈, 상기 제1 및 제2 반도체 장치들과 전기적으로 연결되는 배선 패턴들, 상기 트렌치 홈의 저면으로부터 노출되며 상기 제1 및 제2 반도체 장치들과 전기적으로 절연된 더미 패턴들, 및 상기 트렌치 홈을 채우는 보강 구조물을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는, 서로 반대하는 제1 면 및 제2 면을 가지며, 서로 이격된 제1 실장 영역 및 제2 실장 영역을 갖는 패키지 기판, 및 상기 패키지 기판의 상기 제1 면 상에서 상기 제1 및 제2 실장 영역들 상에 각각 실장되는 제1 및 제2 반도체 장치들을 포함하고, 상기 패키지 기판은, 상기 제1 및 제2 반도체 장치들과 전기적으로 연결되는 배선 패턴들, 상기 제1 및 제2 반도체 장치들과 전기적으로 절연되는 더미 패턴들, 및 상기 패키지 기판의 상기 제1 면에서 상기 제1 및 제2 실장 영역들 둘레를 따라 연장하고, 상기 더미 패턴들의 적어도 일부분들과 접합하는 보강 구조물을 포함할 수 있다.
이에 따라, 상기 보강 구조물은 상기 패키지 기판의 내부에 구비되어 상기 패키지 기판을 지지할 수 있다. 상기 보강 구조물은 상기 제1 및 제2 반도체 장치들의 무게로 인해 발생하는 상기 패키지 기판의 뒤틀림(warpage) 현상을 방지할 수 있다. 상기 보강 구조물은 상기 도전성 패턴들 중에서 적어도 일부와 접합되기 때문에 상기 패키지 기판의 내부에 강력하게 고정되어 지지력을 증가시킬 수 있다.
또한, 상기 보강 구조물이 상기 패키지 기판의 제1 면에 매립될 수 있기 때문에 상기 보강 구조물의 크기를 증가시키면서 상기 반도체 패키지의 크기는 유지할 수 있다. 상기 보강 구조물은 높은 열전도율을 갖는 금속 물질을 포함할 수 있기 때문에 상기 제1 및 제2 반도체들로부터 발생하는 열을 외부로 방출할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 A-A'라인을 따라 절단한 단면도이다.
도 3은 도 2의 B 부분을 나타내는 확대 단면도이다.
도 4 내지 도 12는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 13은 예시적인 실시예들에 따른 돌출된 보강 구조물을 갖는 반도체 패키지를 나타내는 평면도이다.
도 14는 도 13의 D-D'라인을 따라 절단한 단면도이다.
도 15는 도 14의 E 부분을 나타내는 확대 단면도이다.
도 16 내지 도 19는 예시적인 실시예들에 따른 도 13의 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 2는 도 1의 A-A'라인을 따라 절단한 단면도이다. 도 3은 도 2의 B 부분을 나타내는 확대 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 패키지 기판(100) 및 패키지 기판(100) 상에 이격되며 배치되는 제1 및 제2 반도체 장치들(200, 300)을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 모듈일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 제1 반도체 장치(200)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(300)는 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치, 디-램(DRAM, dynamic random access memory) 등을 포함할 수 있다. 이와 다르게, 반도체 패키지(10)는 3D 칩 구조의 반도체 메모리 장치를 포함할 수 있다.
제1 및 제2 반도체 장치들(200, 300)은 패키지 기판(100) 상에서 서로 이격 배치될 수 있다. 제1 및 제2 반도체 장치들(200, 300) 각각의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 제1 및 제2 반도체 장치들(200, 300)은 패키지 기판(100)의 영역 내에 배치될 수 있다.
이하에서는 상기 반도체 패키지(10)가 상기 2.5D 칩 구조의 반도체 메모리 장치인 경우에 대하여 설명하기로 한다. 다만, 이로 인하여 예시적인 실시예들에 따른 반도체 패키지(10)가 상기 2.5D 칩 구조의 반도체 메모리 장치로 한정되는 것은 아님을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 반대하는 상면(102) 및 하면(104)을 포함할 수 있다. 패키지 기판(100)은 제1 및 제2 반도체 장치들(200, 300)을 상면(102)에 배치시키고, 제1 및 제2 반도체 장치들(200, 300)을 전기적으로 연결할 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
제1 및 제2 반도체 장치들(200, 300)은 패키지 기판(100) 내부의 상기 회로들을 통해 서로 연결될 수 있다. 제1 반도체 장치(200)는 하부면의 제1 칩 패드(210) 상에 구비된 제1 도전성 범프(220)를 포함할 수 있다. 제2 반도체 장치(300)는 하부면의 제2 칩 패드(310) 상에 구비된 제2 도전성 범프(320)를 포함할 수 있다. 제1 및 제2 반도체 장치들(200, 300) 각각은 제1 및 제2 도전성 범프들(220, 320)을 매개로하여 패키지 기판(100) 상에 실장되어 전기적으로 연결될 수 있다. 패키지 기판(100)은 제1 및 제2 반도체 장치들(200, 300) 사이의 고밀도 인터커넥션을 제공할 수 있다.
제1 반도체 장치(200)는 제1 질량을 가질 수 있다. 제2 반도체 장치(300)는 제1 질량과 다른 제2 질량을 가질 수 있다. 제1 및 제2 반도체 장치들(200, 300)이 서로 다른 질량을 가지기 때문에, 패키지 기판(100)은 무게 중심은 어느 한 방향으로 치우칠 수 있다. 패키지 기판(100)의 상기 무게 중심이 치우치기 때문에 패키지 기판(100)에 뒤틀림(warpage) 현상이 발생할 수 있다.
패키지 기판(100)은 복수개의 실장 영역들(mounting region)(MR) 및 상기 실장 영역들(MR) 사이의 경계 영역(boundary region)(BR)을 포함할 수 있다. 실장 영역들(MR)은 패키지 기판(100)에 대한 패키징 공정을 수행하여 형성되는 영역들로서, 적어도 하나의 반도체 칩이 실장 영역들(MR) 각각에 배치될 수 있다. 제1 및 제2 반도체 장치들(200, 300)은 제1 및 제2 실장 영역들(MR) 상에 각각 배치될 수 있다.
실장 영역들(MR)은 기 설정된 간격을 두고 배열될 수 있다. 예를 들면, 실장 영역들(MR) 각각은 대략 직사각형 형상을 가질 수 있다. 경계 영역(BR)은 상기 실장 영역들(MR)을 둘러싸는 구조를 가질 수 있다. 본 실시예에서, 상기 실장 영역들(MR)은 2개인 것으로 예시적으로 도시하였으나, 상기 실장 영역들(MR)의 수는 이에 제한되지 않음을 이해할 수 있다.
패키지 기판(package substrate)(100)은 코어층(core layer)(110), 도전성 관통 비아(conductive through via)(120), 상부 도전성 패턴(upper conductive pattern)(130), 상부 절연층(upper insulation layer)(140), 복수 개의 상부 본딩 패드들(150), 하부 도전성 패턴(lower conductive pattern)(160), 하부 절연층(lower insulation layer)(170), 복수 개의 하부 본딩 패드들(180), 복수 개의 외부 연결 범프들(190) 및 보강 구조물(400)을 포함할 수 있다.
코어층(110)은 비전도성 물질층을 포함할 수 있다. 코어층(110)은 강화 폴리머 등을 포함할 수 있다. 코어층(110)은 패키지 기판(100)의 상부 및 하부를 나누는 경계 역할을 할 수 있다.
도전성 관통 비아(120)는 코어층(110)을 관통하여 상부 도전성 패턴(130) 및 하부 도전성 패턴(160)을 전기적으로 연결할 수 있다. 패키지 기판(100)의 상면(102)에 제1 및 제2 반도체 장치들(200, 300)이 실장되는 경우 도전성 관통 비아(120)는 제1 및 제2 반도체 장치들(200, 300)과 패키지 기판(100)의 하면(104)에 구비된 다른 반도체 장치들을 전기적으로 연결할 수 있다.
상부 절연층(140)은 제1 및 제2 상부 절연막들(140a, 140b)을 포함할 수 있다. 상기 상부 절연층은 폴리머, 유전막 등을 포함할 수 있다. 상기 상부 절연층은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
상부 도전성 패턴(130)은 상부 절연층(140) 내에 구비될 수 있다. 상부 도전성 패턴(130)은 배선 패턴(132) 및 더미 패턴(134)을 포함할 수 있다. 배선 패턴(132)은 제1 및 제2 반도체 장치들(200, 300)을 전기적으로 연결할 수 있다. 배선 패턴(132)의 내부에는 전기적 신호가 이동할 수 있다. 더미 패턴(134)은 상기 전기적 신호가 이동하지 않을 수 있다. 더미 패턴(134)는 제1 및 제2 반도체 장치들(200, 300)과 전기적으로 절연될 수 있다. 상기 상부 도전성 패턴은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 상부 도전성 패턴은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
구체적으로, 상부 도전성 패턴(130)은 제1 상부 절연막(140a) 내에 구비될 수 있다. 상부 도전성 패턴(130)의 하부면은 제1 상부 절연막(140a)으로부터 노출되도록 구비될 수 있다. 상부 도전성 패턴(130)은 제1 상부 절연막(140a) 내에서 코어층(110)의 길이 방향으로 연장할 수 있다. 상부 도전성 패턴(130)의 상기 하부면은 코어층(110)과 접촉할 수 있다.
제1 상부 절연막(140a)은 상부 도전성 패턴(130)의 배선 패턴(132)의 상부면을 노출시키는 제1 개구를 가질 수 있다. 제1 상부 절연막(140a)은 상부 도전성 패턴(130)의 더미 패턴(134)의 상부면을 노출시키는 제1 트렌치를 가질 수 있다.
상부 본딩 패드(150)는 제1 상부 절연막(140a) 상에 형성되며 상기 제1 개구를 통해 상부 도전성 패턴(130)과 접촉할 수 있다. 상부 본딩 패드(150)는 상기 제1 개구를 통해 상부 도전성 패턴(130)의 배선 패턴(132)과 접촉할 수 있다.
제2 상부 절연막(140b)은 제1 상부 절연막(140a) 상에 형성되며 상부 본딩 패드(150)를 노출시키는 제2 개구를 가질 수 있다. 따라서, 복수 개의 상부 본딩 패드들(150)은 제2 상부 절연막(140b)의 상부면으로부터 노출되도록 구비될 수 있다.
제2 상부 절연막(140b)은 제1 상부 절연막(140a) 상에 형성되며 보강 구조물(400)을 노출시키는 제2 트렌치를 가질 수 있다. 따라서, 보강 구조물(400)은 제2 상부 절연막(140b)의 상기 상부면으로부터 노출되도록 구비될 수 있다.
하부 절연층(170)은 제1 및 제2 하부 절연막들(170a, 170b)을 포함할 수 있다. 상기 하부 절연층은 폴리머, 유전막 등을 포함할 수 있다. 상기 하부 절연층은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
하부 도전성 패턴(160)은 하부 절연층(170) 내에 구비될 수 있다. 상기 하부 도전성 패턴은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 하부 도전성 패턴은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
구체적으로, 하부 도전성 패턴(160)은 제1 하부 절연막(170a) 내에 구비될 수 있다. 하부 도전성 패턴(160)의 상부면은 제1 하부 절연막(170a)으로부터 노출되도록 구비될 수 있다. 하부 도전성 패턴(160)은 제1 하부 절연막(170a) 내에서 코어층(110)의 상기 길이 방향으로 연장할 수 있다. 하부 도전성 패턴(160)의 상기 상부면은 코어층(110)과 접촉할 수 있다. 제1 하부 절연막(170a)은 하부 도전성 패턴(160)의 하부면을 노출시키는 제3 개구를 가질 수 있다.
하부 본딩 패드(180)는 제1 하부 절연막(170a) 상에 형성되며 상기 제3 개구를 통해 하부 도전성 패턴(160)과 접촉할 수 있다. 하부 본딩 패드(180)는 상기 제3 개구를 통해 하부 도전성 패턴(160)과 접촉할 수 있다. 제2 하부 절연막(170b)은 제1 하부 절연막(170a) 상에 형성되며 하부 본딩 패드(180)를 노출시키는 제4 개구를 가질 수 있다. 따라서, 복수 개의 하부 본딩 패드들(180)은 제2 하부 절연막(170b)의 하부면으로부터 노출되도록 구비될 수 있다.
패키지 기판(100)의 하면(104) 상에는 하부 본딩 패드들(180)이 구비되고, 상기 하부 본딩 패드들(180) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 범프들(190)이 각각 배치될 수 있다. 예를 들면, 상기 외부 연결 범프(190)는 솔더 볼(solder ball)일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
예시적인 실시예들에 있어서, 보강 구조물(400)은 패키지 기판(100)의 내부에서 연장될 수 있다. 보강 구조물(400)은 실장 영역들(MR) 사이의 경계 영역(boundary region)(BR)에서 연장될 수 있다. 보강 구조물(400)은 패키지 기판(100)의 상면(102)에서 제1 및 제2 반도체 장치들(200, 300) 각각의 외측을 따라 연장할 수 있다. 보강 구조물(400)은 패키지 기판(100)의 상면(102)에서 실장 영역들(MR) 둘레를 따라 연장할 수 있다.
보강 구조물(400)은 패키지 기판(100)의 외측을 따라 연장하는 제1 스티프너(410) 및 상기 제1 스티프너(410)로부터 분기되는 제2 스티프너(420)를 포함할 수 있다. 제1 스티프너(410)는 패키지 기판(100)의 상기 외측을 지지할 수 있다. 제2 스티프너(420)는 제1 스티프너(410)의 뒤틀림을 지지할 수 있도록 제1 스티프너(410)의 내측면으로부터 연장될 수 있다. 제2 스티프너(420)는 제1 및 제2 반도체 장치들(200, 300) 사이에서 연장될 수 있다. 제1 및 제2 스티프너들(410, 420)은 패키지 기판(100)의 상기 외측에 가해지는 힘을 지지하여 패키지 기판(100)의 상기 뒤틀림 현상을 방지할 수 있다.
보강 구조물(400)은 제1 상부 절연막(140a) 상에 형성되며 상기 제1 트렌치를 통해 상부 도전성 패턴(130)의 더미 패턴(134)과 접촉할 수 있다. 보강 구조물(400)은 상부 도전성 패턴(130)의 배선 패턴(132)과는 접촉하지 않을 수 있다. 따라서, 보강 구조물(400)에는 상기 전기적 신호가 이동하지 않을 수 있다. 보강 구조물(400)은 더미 패턴(134)과 접합되어 패키지 기판(100) 내에 더욱 강력히 고정될 수 있다. 보강 구조물(400)은 더미 패턴(134)에 의해 지지되어 패키지 기판(100) 의 내부에서 상기 패키지 기판(100)을 더욱 강력히 지지할 수 있다.
보강 구조물(400)은 상부 절연층(140)의 내부에 구비될 수 있다. 보강 구조물(400)의 상부면은 제2 상부 절연막(140b)의 상기 제2 개구를 통해 패키지 기판(100)의 상면(102)으로 노출될 수 있다. 보강 구조물(400)은 노출된 상기 상부면을 통해 패키지 기판(100) 내부에서 발생하는 열을 외부로 방출할 수 있다.
보강 구조물(400)은 제1 및 제2 반도체 장치들(200, 300) 각각의 제1 및 제2 도전성 범프들(220, 320)이 각각 접합되는 상부 본딩 패드들(150)로부터 제1 거리(L1)를 가지고 이격될 수 있다. 보강 구조물(400)이 제1 거리(L1)를 가지고 제1 및 제2 도전성 범프들(220, 320)과 접합하는 상부 본딩 패드들(150)로부터 이격되기 때문에 보강 구조물(400)과 제1 및 제2 도전성 범프들(220, 320) 사이에서 발생하는 단락(short) 현상을 방지할 수 있다. 예를 들면 제1 거리(L1)는 30㎛ 내지 500㎛의 범위 이내에 있을 수 있다.
보강 구조물(400)은 제1 및 제2 반도체 장치들(200, 300)과 평면도에서 보았을 때 서로 적어도 일부가 중첩될 수 있다. 보강 구조물(400)이 제1 및 제2 반도체 장치들(200, 300)과 상기 편면도 상에서 중첩하는 영역을 가지기 때문에 보강 구조물(400)은 제1 및 제2 반도체 장치들(200, 300)의 무게에 의해 패키지 기판(100) 상에 가해지는 힘을 효율적으로 지지할 수 있다.
보강 구조물(400)은 패키지 기판(100)의 내부를 지지하고 패키지 기판(100)의 내부로부터 발생하는 열을 방출하기 위한 충분한 크기를 가질 수 있다. 보강 구조물(400)은 제1 높이(H1) 및 제1 폭(T1)을 가지고 패키지 기판(100)에 매립될 수 있다. 예를 들면, 보강 구조물(400)의 제1 폭(T1)은 200㎛ 내지 500㎛의 범위 이내에 있을 수 있다. 보강 구조물(400)의 제1 높이(H1)는 10㎛ 내지 30㎛의 범위 이내에 있을 수 있다.
보강 구조물(400)의 단면 형상은 사다리꼴(trapezium) 형상을 포함할 수 있다. 보강 구조물(400)의 상기 단면 형상은 등변 사다리꼴(isosceles trapezium) 형상을 포함할 수 있다. 보강 구조물(400)은 상기 사다리꼴 형상을 통해 상부 도전성 패턴(130)의 더미 패턴(134)에 강력히 접착될 수 있고, 넓은 상부면적을 통해 발열 효과를 높일 수 있다.
보강 구조물(400)은 금속 물질을 포함할 수 있다. 보강 구조물(400)은 상기 금속 물질을 통해 상기 발열 효과를 증대시킬 수 있다. 예를 들면, 상기 금속 물질은 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti)을 포함할 수 있다.
상술한 바와 같이, 보강 구조물(400)은 패키지 기판(100)의 내부에 구비되어 패키지 기판(100)을 지지할 수 있다. 보강 구조물(400)은 상기 제1 및 제2 반도체 장치들(200, 300)의 무게로 인해 발생하는 패키지 기판(100)의 상기 뒤틀림 현상을 방지할 수 있다. 보강 구조물(400)은 상부 도전성 패턴들(130) 중에서 적어도 일부와 접합되기 때문에 패키지 기판(100)의 내부에 강력하게 고정되어 지지력을 증가시킬 수 있다.
또한, 보강 구조물(400)이 패키지 기판(100)의 상면(102)에 매립될 수 있기 때문에 보강 구조물(400)의 크기를 증가시키면서 반도체 패키지(10)의 크기는 유지할 수 있다. 보강 구조물(400)은 높은 열전도율을 갖는 상기 금속 물질을 포함할 수 있기 때문에 제1 및 제2 반도체 장치들(200, 300)로부터 발생하는 열을 외부로 방출할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 12는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 9는 보강 구조물이 형성된 패키지 기판을 나타내는 평면도이다. 도 10 및 도 11은 도 9의 C-C'라인을 따라 절단한 단면도이다.
도 4 내지 도 6을 참조하면, 코어층(110) 및 코어층(110)을 관통하는 도전성 관통 비아들(120)을 포함하는 패키지 기판(100)을 형성할 수 있다.
코어층(110)은 비전도성 물질층을 포함할 수 있다. 코어층(110)은 강화 폴리머 등을 포함할 수 있다. 코어층(110)은 패키지 기판(100)의 상부 및 하부를 나누는 경계 역할을 할 수 있다.
도 4에 도시된 바와 같이, 도전성 관통 비아(120)는 코어층(110)을 관통하여 상부 도전성 패턴(130) 및 하부 도전성 패턴(160)을 전기적으로 연결할 수 있다. 패키지 기판(100)의 상면(102)에 제1 및 제2 반도체 장치들(200, 300)이 실장되는 경우 도전성 관통 비아(120)는 제1 및 제2 반도체 장치들(200, 300)과 패키지 기판(100)의 하면(104)에 구비된 다른 반도체 장치들을 전기적으로 연결할 수 있다.
도 5 및 도 6에 도시된 바와 같이, 코어층(110)의 상부면을 커버하는 제1 상부 절연막(140a)을 형성하고, 코어층(110)의 하부면을 커버하는 제1 하부 절연막(170a)을 형성할 수 있다. 제1 상부 절연막(140a)을 패터닝하여 코어층(110)의 상기 상부면을 노출시키는 상부 패턴들을 형성하고, 제1 하부 절연막(170a)을 패터닝하여 코어층(110)의 상기 하부면을 노출시키는 하부 패턴들을 형성할 수 있다.
예를 들면, 제1 상부 절연막(140a) 및 제1 하부 절연막(170a)은 폴리머, 유전막 등을 포함할 수 있다. 구체적으로, 제1 상부 절연막(140a) 및 제1 하부 절연막(170a)은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 제1 상부 절연막(140a) 및 제1 하부 절연막(170a)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
제1 상부 절연막(140a) 상에 상기 상부 패턴들을 통해 코어층(110)과 직접 접촉하는 상부 도전성 패턴들(130)을 형성할 수 있다. 제1 상부 절연막(140a) 상에 제1 도금 공정을 수행하여 상부 도전성 패턴들(130)을 형성할 수 있다. 상기 제1 도금 공정은 전해 도금 공정 또는 무전해 도금 공정을 포함할 수 있다.
제1 하부 절연막(170a) 상에 상기 하부 패턴들을 통해 코어층(110)과 직접 접촉하는 하부 도전성 패턴들(160)을 형성할 수 있다. 제1 하부 절연막(170a) 상에 제2 도금 공정을 수행하여 하부 도전성 패턴들(160)을 형성할 수 있다. 상기 제2 도금 공정은 전해 도금 공정 또는 무전해 도금 공정을 포함할 수 있다.
상부 도전성 패턴들(130)은 제1 및 제2 반도체 장치들(200, 300)이 실장될 수 있는 실장 영역들(mounting region)(MR)에 형성될 수 있다. 예를 들면, 상기 상부 및 하부 도전성 패턴들(160)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
이어서, 제1 상부 절연막(140a) 상에 상부 도전성 패턴들(130)을 커버하는 제2 상부 절연막(140b)을 형성한 후, 제2 상부 절연막(140b)을 패터닝하여 상부 도전성 패턴들(130)를 노출시키는 제1 개구를 형성할 수 있다. 제2 상부 절연막(140b) 상에 상기 제1 개구들을 통해 상부 도전성 패턴들(130)과 직접 접촉하는 상부 본딩 패드들(150)을 형성할 수 있다.
제1 하부 절연막(170a) 상에 하부 도전성 패턴들(160)을 커버하는 제2 하부 절연막(170b)을 형성한 후, 제2 하부 절연막(170b)을 패터닝하여 하부 도전성 패턴들(160)를 노출시키는 제3 개구를 형성할 수 있다. 제2 하부 절연막(170b) 상에 상기 제3 개구들을 통해 하부 도전성 패턴들(160)과 직접 접촉하는 하부 본딩 패드들(180)을 형성할 수 있다.
예를 들면, 상기 상부 및 하부 본딩 패드들(180)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
도 7 내지 도 11을 참조하면, 패키지 기판(100)의 상면(102)에 보강 구조물(400)을 형성할 수 있다.
도 7에 도시된 바와 같이, 패키지 기판(100)의 상면(102)에 트렌치(TR)를 형성할 수 있다. 트렌치(TR)는 실장 영역들(MR)을 둘러싸는 경계 영역(BR)에 형성될 수 있다. 트렌치(TR)는 패키지 기판(100) 상에서 뒤틀림(warpage) 현상이 발생하기 쉬운 영역으로 연장할 수 있다. 트렌치(TR)는 상부 도전성 패턴(130)의 배선 패턴들(132)과 접촉하지 않는 영역에서 제한 없이 연장할 수 있다. 트렌치(TR)의 하부면에는 상부 도전성 패턴(130)의 더미 패턴들(134)이 노출될 수 있다.
트렌치(TR)는 상부 절연층(140)의 일부를 선택적으로 제거하여 형성될 수 있다. 트렌치(TR)는 상부 절연층(140)에서 습식 식각 공정(wet etching process), 건식 식각 공정(dry etching process), 플라즈마 식각 공정(plasma etching process)을 통해 형성될 수 있다.
상기 습식 식각 공정은 상부 절연층(140)에 대하여 식각 선택비를 갖는 식각액을 이용하여 수행될 수 있다. 예를 들면, 상기 식각액은 물(H20), 과산화 수소(H202), 구연산(C6H8O7) 등을 포함할 수 있다. 상기 습식 식각 공정에 의해 상부 절연층(140)의 일부분들이 제거될 수 있다.
예를 들면, 상기 플라즈마 식각 공정은 유도 결합형 플라즈마, 용량 결합형 플라즈마, 마이크로웨이브형 플라즈마 등을 이용하여 수행될 수 있다.
도 8에 도시된 바와 같이, 트렌치(TR)의 내부에 페이스트(paste)(PA)를 채울 수 있다. 페이스트(PA)는 분출기(CP)로부터 분출될 수 있다.
페이스트(PA)는 금속 입자를 포함할 수 있다. 페이스트(PA)은 리플로우(reflow) 공정, 큐어링(curing) 공정 등을 통해 소결(sintering)될 수 있다. 페이스트(PA)가 소결되는 과정에서 첨가제는 제거되고 상기 금속 입자만 잔여할 수 있다. 상기 금속 입자는 트렌치(TR)의 내부에서 굳을 수 있고 강성을 가질 수 있다.
예를 들면, 상기 금속 입자는 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
도 9 내지 도 10에 도시된 바와 같이, 트렌치(TR)의 내부에 보강 구조물(400)을 형성할 수 있다.
페이스트(PA)는 트렌치(TR)의 내부에서 소결되어 보강 구조물(400)을 형성할 수 있다. 페이스트(PA)는 상부 도전성 패턴(130)의 더미 패턴(134) 상에서 소결되어 더미 패턴(134)과 강하게 접합될 수 있다. 보강 구조물(400)은 더미 패턴(134)과 강하게 접합되어 강한 지지력을 가질 수 있다.
보강 구조물(400)은 실장 영역들(MR)을 둘러싸는 경계 영역(BR)에 형성될 수 있다. 보강 구조물(400)은 패키지 기판(100) 상에서 상기 뒤틀림 현상이 발생하기 쉬운 영역으로 연장할 수 있다. 보강 구조물(400)은 배선 패턴(132)들과 접촉하지 않는 영역에서 제한 없이 연장할 수 있다.
보강 구조물(400)은 제1 및 제2 반도체 장치들(200, 300)과 평면도에서 보았을 때 서로 적어도 일부가 중첩될 수 있다. 보강 구조물(400)은 실장 영역들(MR)의 적어도 일부와 중첩하도록 형성될 수 있다. 보강 구조물(400)이 제1 및 제2 반도체 장치들(200, 300)과 상기 편면도 상에서 중첩하는 영역을 가지기 때문에 보강 구조물(400)은 제1 및 제2 반도체 장치들(200, 300)의 무게에 의해 패키지 기판(100) 상에 가해지는 힘을 효율적으로 지지할 수 있다.
보강 구조물(400)은 상부면이 패키지 기판(100)의 상면(102)으로부터 노출되도록 형성될 수 있다. 보강 구조물(400)은 노출된 상면(102)을 통해 패키지 기판(100) 내부에서 발생하는 열을 외부로 방출할 수 있다.
보강 구조물(400)의 단면 형상은 사다리꼴(trapezium) 형상을 포함할 수 있다. 보강 구조물(400)의 상기 단면 형상은 등변 사다리꼴(isosceles trapezium) 형상을 포함할 수 있다. 보강 구조물(400)은 상기 사다리꼴 형상을 통해 상부 도전성 패턴(130)의 더미 패턴(134)에 강력히 접착될 수 있고, 넓은 상부면적을 통해 발열 효과를 높일 수 있다.
예를 들면, 보강 구조물(400)은 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
도 11에 도시된 바와 같이, 트렌치(TR)의 수용 용량 이상의 페이스트(PA)가 트렌치(TR)의 내부로 유입되는 경우 페이스트(PA)는 돌출된 형상을 가질 수 있다.
페이스트(PA)가 상기 돌출된 형상을 가지고 소결되는 경우, 보강 구조물(400)은 패키지 기판(100)의 상면(102)으로부터 돌출된 돌출부(450)를 가질 수 있다. 보강 구조물(400)은 상기 돌출부(450)를 통해 공기와 접촉하는 표면적을 증가시킬 수 있다. 보강 구조물(400)이 돌출부(450)를 통해 패키지 기판(100) 내부에서 발생하는 열을 효과적으로 방출할 수 있다.
보강 구조물(400)은 돌출부(450)를 통해 증가된 부피를 가질 수 있다. 보강 구조물(400)은 상기 증가된 부피를 통해 더욱 강한 강성을 가질 수 있고, 패키지 기판(100)의 내부를 보다 강력하게 지지할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 및 제2 반도체 장치들(200, 300)이 패키지 기판(100) 상에 실장될 수 있다.
도 12a에 도시된 바와 같이, 제1 및 제2 반도체 장치들(200, 300)은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 제1 및 제2 반도체 장치들(200, 300)은 열 압착 공정에 의해 패키지 기판(100) 상에 부착될 수 있다.
제1 반도체 장치(200)는 제1 칩 패드들(210) 상에 구비된 제1 도전성 범프(220)에 의해 상부 본딩 패드들(150)과 각각 접합될 수 있다. 제2 반도체 장치(300)는 제2 칩 패드들(310) 상에 구비된 제2 도전성 범프(320)에 의해 상부 본딩 패드들(150)과 각각 접합될 수 있다. 제1 및 제2 반도체 장치들(200, 300)은 패키지 기판(100)의 상부 본딩 패드들(150), 상부 도전성 패턴(130)을 통해 서로 전기적으로 연결될 수 있다.
도 12b에 도시된 바와 같이, 제1 반도체 장치(200)는 상기 플립 칩 본딩 방식에 의해 패키지 기판(100) 상에 실장되고, 제2 반도체 장치(300)는 와이어 본딩(wire bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다.
제2 반도체 장치(300)는 제2 칩 패드들(312)이 형성된 활성면이 패키지 기판(100)의 반대 방향을 향하도록 패키지 기판(100) 상에 실장될 수 있다. 제2 반도체 장치(300)의 제2 칩 패드들(312)은 도전성 연결 부재들로서의 본딩 와이어들(322)에 의해 패키지 기판(100)의 상부 본딩 패드들(150)과 전기적으로 연결될 수 있다.
제1 반도체 장치(200)는 제1 질량을 가질 수 있다. 제2 반도체 장치(300)는 제1 질량과 다른 제2 질량을 가질 수 있다. 제1 및 제2 반도체 장치들(200, 300)이 서로 다른 질량을 가지기 때문에, 패키지 기판(100)은 무게 중심은 어느 한 방향으로 치우칠 수 있다. 보강 구조물(400)은 패키지 기판(100)의 상기 무게 중심이 치우치기 때문에 발생하는 패키지 기판(100)의 상기 뒤틀림 현상을 방지할 수 있다.
이어서, 제1 및 제2 반도체 장치들(200, 300)과 패키지 기판(100) 사이에는 접착제(500)가 언더필(underfill)될 수 있다. 접착제(500)는 제1 및 제2 반도체 장치들(200, 300) 및 패키지 기판(100) 각각의 사이의 틈들을 보강할 수 있다.
이어서, 패키지 기판(100)의 하부면 상의 외부 접속 패드들 상에 솔더 볼들과 같은 외부 연결 범프들(190)을 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
도 13은 예시적인 실시예들에 따른 돌출된 보강 구조물을 갖는 반도체 패키지를 나타내는 평면도이다. 도 14는 도 13의 D-D'라인을 따라 절단한 단면도이다. 도 15는 도 14의 E 부분을 나타내는 확대 단면도이다. 상기 반도체 패키지는 돌출 구조물의 구성을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
예시적인 실시예들에 있어서, 보강 구조물(400)은 패키지 기판(100)의 내부에서 연장될 수 있다. 보강 구조물(400)은 실장 영역들(MR) 사이의 경계 영역(boundary region)(BR)에서 연장될 수 있다. 보강 구조물(400)은 패키지 기판(100)의 상면(102)에서 제1 및 제2 반도체 장치들(200, 300) 각각의 외측을 따라 연장할 수 있다.
보강 구조물(400)은 트렌치(TR)의 내부에서 연장하는 매립 구조물(430) 및 상기 트렌치(TR)의 상부면으로부터 돌출되는 돌출 구조물(440)을 포함할 수 있다. 매립 구조물(430)의 상부면과 돌출 구조물(440)의 하부면은 서로 접합될 수 있다.
매립 구조물(430)은 제1 상부 절연막(140a) 상에 형성되며 제1 트렌치를 통해 상부 도전성 패턴(130)의 더미 패턴(134)과 접촉할 수 있다. 매립 구조물(430)은 상부 도전성 패턴(130)의 배선 패턴(132)과는 접촉하지 않을 수 있다. 따라서, 매립 구조물(430)에는 상기 전기적 신호가 이동하지 않을 수 있다. 매립 구조물(430)은 더미 패턴(134)과 접합되어 패키지 기판(100) 내에 더욱 강력히 고정될 수 있다. 매립 구조물(430)은 더미 패턴(134)에 의해 지지되어 패키지 기판(100) 의 내부에서 상기 패키지 기판(100)을 더욱 강력히 지지할 수 있다.
매립 구조물(430)은 상부 절연층(140)의 내부에 구비될 수 있다. 매립 구조물(430)의 상기 상부면은 상부 절연층(140)의 상부면과 동일 평면상이 구비될 수 있다. 매립 구조물(430)의 상부면은 제1 상부 절연막(140a)의 상부면으로부터 노출될 수 있다.
매립 구조물(430)은 제1 깊이(D1) 및 제1 폭(T1)을 가지고 패키지 기판(100)의 상면(102)으로부터 매립될 수 있다. 매립 구조물(430)의 제1 깊이(D1)는 10㎛ 내지 30㎛의 범위 이내에 있을 수 있다. 예를 들면, 매립 구조물(430)의 제1 폭(T1)은 200㎛ 내지 500㎛의 범위 이내에 있을 수 있다.
돌출 구조물(440)은 매립 구조물(430) 상에 구비될 수 있다. 돌출 구조물(440)은 매립 구조물(430)의 상부면을 따라서 상기 상부 절연층(140)의 상기 상부면에서 연장될 수 있다. 돌출 구조물(440)의 단면 형상은 사각형 형상, 삼각형 형상, 사다리꼴 형상 등을 포함할 수 있다.
돌출 구조물(440)은 매립 구조물(430)로부터 열을 전달받아 외부로 방출할 수 있다. 돌출 구조물(440)은 공기와 접촉하는 표면적을 증가시켜 발열 효과를 높일 수 있다. 돌출 구조물(440) 및 매립 구조물(430)은 상기 발열 효과를 증가시키기 위한 금속 물질을 포함할 수 있다. 예를 들면, 상기 금속 물질은 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti)을 포함할 수 있다.
돌출 구조물(440)은 패키지 기판(100)의 내부로부터 발생하는 열을 방출하기 위한 충분한 크기를 가질 수 있다. 돌출 구조물(440)은 제2 높이(H2) 및 제2 폭(T2)을 가질 수 있다. 돌출 구조물(440)의 제2 높이(H2)는 제1 및 제2 반도체 장치들(200, 300)과 접촉하지 않을 수 있다. 돌출 구조물(440)의 제2 높이(H2)는 상부 절연층(140)으로부터 제1 및 제2 반도체 장치들(200, 300)의 하부면 까지의 높이 보다 작을 수 있다. 예를 들면, 돌출 구조물(440)의 제2 폭(T2)은 200㎛ 내지 500㎛의 범위 이내에 있을 수 있다. 돌출 구조물(440)의 제2 높이(H2)는 10㎛ 내지 350㎛의 범위 이내에 있을 수 있다.
이하에서는, 도 13의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 16 내지 도 19는 예시적인 실시예들에 따른 도 13의 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 16을 참조하면, 도 4 내지 도 11을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여, 매립 구조물(430)을 갖는 보강 구조물(400)이 형성된 패키지 기판(100)을 형성할 수 있다. 매립 구조물(430)의 상부면은 패키지 기판(100)의 상면(102)으로부터 노출되도록 형성될 수 있다.
도 17 및 도 18을 참조하면, 매립 구조물(430) 상에 돌출 구조물(440)을 형성할 수 있다. 매립 구조물(430) 상에 페이스트 블록(442)을 실장할 수 있다.
페이스트 블록(442)은 매립 구조물(430)을 따라 연장되는 바(bar) 형상을 포함할 수 있다. 페이스트 블록(442)의 하부면은 돌출 구조물(440)의 상부면과 접합될 수 있다. 페이스트 블록(442) 및 돌출 구조물(440)은 동일한 금속 물질을 포함할 수 있다. 예를 들면, 상기 금속 물질은 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti)을 포함할 수 있다.
매립 구조물(430) 및 페이스트 블록(442)이 상기 동일한 금속을 포함하기 때문에, 매립 구조물(430) 및 페이스트 블록(442)은 고온에서 서로 접합할 수 있다. 매립 구조물(430) 및 페이스트 블록(442)은 리플로우(reflow) 공정, 큐어링(curing) 공정 등을 통해 서로 접합될 수 있다. 페이스트 블록(442)은 매립 구조물(430) 상에 접합되어 돌출 구조물(440)을 형성할 수 있다.
도 19를 참조하면, 매립 구조물(430) 및 돌출 구조물(440)이 형성된 패키지 기판(100) 상에 제1 및 제2 반도체 장치들(200, 300)을 실장할 수 있다. 제1 및 제2 반도체 장치들(200, 300)은 열 압착 공정에 의해 패키지 기판(100) 상에 부착될 수 있다.
이어서, 제1 및 제2 반도체 장치들(200, 300) 사이에는 접착제(500)가 언더필(underfill)될 수 있다. 접착제(500)는 제1 및 제2 반도체 장치들(200, 300), 및 패키지 기판(100) 각각의 사이의 틈들을 보강할 수 있다.
이어서, 패키지 기판(100)의 하부면 상의 외부 접속 패드들 상에 솔더 볼들과 같은 외부 연결 범프들(190)을 형성하여 도 13의 반도체 패키지(12)를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 100: 패키지 기판
110: 코어층 120: 도전성 관통 비아
130: 상부 도전성 패턴 132: 배선 패턴
134: 더미 패턴 140: 상부 절연층
150: 상부 본딩 패드 160: 하부 도전성 패턴
170: 하부 절연층 180: 하부 본딩 패드
190: 외부 연결 범프 200: 제1 반도체 장치
210: 제1 칩 패드 220: 제1 도전성 범프
300: 제2 반도체 장치 310: 제2 칩패드
320: 제2 도전성 범프 400: 보강 구조물
410: 제1 스티프너 420: 제2 스티프너
430: 매립 구조물 440: 돌출 구조물
500: 접착제

Claims (10)

  1. 서로 반대하는 제1 면 및 제2 면을 가지며, 서로 이격된 제1 실장 영역 및 제2 실장 영역을 갖는 패키지 기판; 및
    상기 패키지 기판의 상기 제1 면 상에서 상기 제1 및 제2 실장 영역들 상에 각각 실장되는 제1 및 제2 반도체 장치들을 포함하고,
    상기 패키지 기판은,
    상기 제1 및 제2 반도체 장치들과 전기적으로 연결되는 배선 패턴들;
    상기 제1 및 제2 반도체 장치들과 전기적으로 절연되는 더미 패턴들; 및
    상기 패키지 기판의 상기 제1 면에서 상기 제1 및 제2 실장 영역들 둘레를 따라 연장하고, 상기 더미 패턴들의 적어도 일부분들과 접합하는 보강 구조물을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 장치들 각각의 도전성 범프들은 상기 패키지 기판의 본딩 패드들 상에 각각 접합되고,
    상기 보강 구조물 및 상기 본딩 패드들 사이의 최소 거리는 30㎛ 내지 500㎛의 범위 이내에 있는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 보강 구조물은 상기 패키지 기판의 상기 제1 면에 매립되는 매립 구조물 및 상기 매립 구조물로부터 연장하며 상기 제1 면으로부터 돌출하는 돌출 구조물을 포함하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 돌출 구조물의 상기 제1 면으로부터의 높이는 상기 제1 면으로부터 상기 제1 및 제2 반도체 장치들 각각의 하부면의 높이보다 작거나 같은 반도체 패키지.
  5. 제 1 항에 있어서, 상기 보강 구조물의 폭은 200㎛ 내지 500㎛의 범위 이내에 있는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 보강 구조물은 사다리꼴(trapezium)의 단면 형상을 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 보강 구조물은 금속 물질을 포함하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제1 반도체 장치는 로직 반도체 장치를 포함하고, 상기 제2 반도체 장치는 메모리 반도체 장치를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제1 및 제2 반도체 장치들과 상기 보강 구조물은 평면도에서 보았을 때 서로 적어도 일부가 중첩되는 반도체 패키지.
  10. 서로 반대하는 제1 및 제2 면들을 갖는 패키지 기판; 및
    상기 패키지 기판의 상기 제1 면 상에서 서로 이격되어 배치되는 제1 및 제2 반도체 장치들을 포함하고,
    상기 패키지 기판은,
    상기 제1 면에 형성되어 상기 제1 및 제2 반도체 장치들 각각의 둘레를 따라 연장하고 상기 제1 면에 개방된 상단부 및 상기 더미 패턴들의 적어도 일부분들을 노출시키는 저면을 갖는 트렌치 홈;
    상기 제1 및 제2 반도체 장치들과 전기적으로 연결되는 배선 패턴들;
    상기 트렌치 홈의 저면으로부터 노출되며 상기 제1 및 제2 반도체 장치들과 전기적으로 절연된 더미 패턴들; 및
    상기 트렌치 홈을 채우는 보강 구조물을 포함하는 반도체 패키지.
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