JP4859253B2 - 空洞部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 - Google Patents
空洞部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 Download PDFInfo
- Publication number
- JP4859253B2 JP4859253B2 JP2008324910A JP2008324910A JP4859253B2 JP 4859253 B2 JP4859253 B2 JP 4859253B2 JP 2008324910 A JP2008324910 A JP 2008324910A JP 2008324910 A JP2008324910 A JP 2008324910A JP 4859253 B2 JP4859253 B2 JP 4859253B2
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- conductive foil
- substrate
- lower substrate
- upper substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 238000000034 method Methods 0.000 title description 15
- 239000000758 substrate Substances 0.000 claims description 223
- 239000011888 foil Substances 0.000 claims description 122
- 238000005530 etching Methods 0.000 claims description 38
- 239000010410 layer Substances 0.000 claims description 32
- 239000012790 adhesive layer Substances 0.000 claims description 25
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000000853 adhesive Substances 0.000 claims description 4
- 230000001070 adhesive effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000011347 resin Substances 0.000 description 15
- 229920005989 resin Polymers 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000011521 glass Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 238000012644 addition polymerization Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- -1 maleimide compound Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Micromachines (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は、空洞部を有する回路基板およびその製造方法に関し、特に、２つの基板を用いてその間に空洞部が構成された空洞部を有する回路基板およびその製造方法に関するものである。
図７にＩＣチップを基板の中に埋め込んだ高密度な実装基板が示されている。
この実装基板は第１の基板１００、第２の基板２００、第３の基板３００、ＩＣチップ４００、導電性接続部材５００および封止部材６００から構成される。第１の基板１００、第２の基板２００および第３の基板３００はプリント基板であり、所望の配線パターンが形成されている。第１の基板１００および第２の基板２００は貼り合わされ、一方の外表面にはＩＣチップ４００が収容可能な底面積および深さを有する凹部が形成される。ＩＣチップ４００は前記凹部に収容され、半田等の金属バンプよりなる導電性接続部材５００により凹部の底面と接続される。そして機械的強度を保持し、ＩＣチップ４００を保護するためにエポキシ樹脂等の封止部材６００により封止される。その後、第３の基板３００は前記凹部側に積層され、前記凹部を密封した多層のプリント基板が形成される（図８参照）。すなわち第１の基板１００、第２の基板２００および第３の基板３００からなる３層構造の貼り合わせ（積層）多層プリント基板において、中層の第２の基板２００のみに打抜き部７００を形成し、この打抜き部にＩＣチップ４００が埋め込まれている。
また、最近、シリコン（ＭＥＭＳ）マイクと呼ばれるシリコン基板に振動板となるダイアフラムを組み込んだ小型マイクが普及してきた。ＭＥＭＳはMicro-Electro-Mechanical-Systemの略称である。
図８にシリコン（ＭＥＭＳ）マイクの一例を示す。周囲に残されたシリコン基板５１と、
シリコン基板５１の円形状の貫通孔に貼られている金属膜よりなるダイアフラム５２と、ダイアフラム５２に対向してエアギャップ５３を介してバックプレート電極５４を表面に設けたバックプレート５５と、シリコン基板５１上にダイアフラム５２と接続されたボンディングパッド５６と、バックプレート電極５４と接続されたボンディングパッド５７とが設けられている。
シリコン基板５１の円形状の貫通孔に貼られている金属膜よりなるダイアフラム５２と、ダイアフラム５２に対向してエアギャップ５３を介してバックプレート電極５４を表面に設けたバックプレート５５と、シリコン基板５１上にダイアフラム５２と接続されたボンディングパッド５６と、バックプレート電極５４と接続されたボンディングパッド５７とが設けられている。
ダイアフラム５２の振動をダイアフラム５２とバックプレート電極５４とで形成されるコンデンサの容量の変化で検出し、ＣＭＯＳＩＣで再生する。
図９に実装構造を説明する。プリント基板６１上にシリコン（ＭＥＭＳ）マイク６２とＣＭＯＳＩＣ６３とを組み込み、全体を箱型のケース６４で収納する。シリコン（ＭＥＭＳ）マイクのダイアフラム５２の近くケース６４には必ず音孔６５が設けられ、外部からの音をダイアフラム５２まで伝達する。ＣＭＯＳＩＣ６３とシリコン（ＭＥＭＳ）マイクとはボンディングワイヤーでプリント基板６１の配線で接続される。
特開平０９−３２１４３８号公報
しかしながら、上述した従来の実装基板では、多層の実装基板を用いてその間に空洞を形成するためには、間に挟まれて基板に打抜き部を形成するのが簡便な方法であるが、打抜き部を形成するには必ず３枚の基板が必要となるため、空洞を有する実装基板の小型化が困難である問題点があった。
また、上述したシリコン（ＭＥＭＳ）マイクなどを組み込む場合に音を取り込む音孔が必要となるが、ケースを用いて実装するために実装密度が向上できない問題点があった。
本発明はかかる問題点に鑑みてなされ、上基板と、前記上基板の表面の導電箔から形成した任意の第１の回路パターンと、前記上基板の裏面に設けた接着シートと、下基板と、前記下基板の表面の導電箔から形成した任意の第２の回路パターンと、前記下基板の裏面の除去される導電箔と同じ形状の空洞とその周囲に設けた絶縁層と、前記上基板の裏面の前記接着シートと前記下基板の裏面の前記絶縁層とを接着して、前記上基板、前記下基板および前記絶縁層とで囲まれる空洞部と、前記上基板の前記第１の回路パターンと前記下基板の前記第２の回路パターンとを接続するスルーホール電極と、前記空洞部に前記上基板あるいは前記下基板を貫通して設けた貫通孔とを具備することを特徴とする。
また、本発明に依れば、前記貫通孔上に回路素子のダイアフラムを配置することを特徴する。
本発明の製造方法に依れば、両面に導電箔を設けた上基板を準備する工程と、前記上基板の一方の前記導電箔をエッチングして予定の空洞パターンを形成する工程と、両面に導電箔を設けた下基板を準備する工程と、前記下基板の一方の前記導電箔をエッチングして予定の空洞部となる部分を残す工程と、前記下基板の前記予定の空洞部となる部分の前記導電箔の周囲を絶縁層で埋め、前記予定の空洞部となる部分の前記導電箔をエッチングして前記空洞部を形成する工程と、前記上基板の前記予定の空洞パターンの周囲に接着層を付着する工程と、前記上基板と下基板とを前記接着層で貼り合わせて前記空洞部を形成する工程とを具備することを特徴とする。
また、本発明の製造方法に依れば、両面に導電箔を設けた上基板を準備する工程と、前記上基板の一方の前記導電箔をエッチングして予定の空洞パターンを形成する工程と、両面に導電箔を設けた下基板を準備する工程と、前記下基板の一方の前記導電箔をエッチングして予定の空洞部となる部分を残す工程と、前記下基板の前記予定の空洞部となる部分の前記導電箔の周囲を絶縁層で埋め、前記予定の空洞部となる部分の前記導電箔をエッチングして前記空洞部を形成する工程と、前記上基板の前記予定の空洞パターンの前記導電箔の周囲に接着層を付着する工程と、前記上基板と下基板とを前記接着層で貼り合わせて前記空洞部を形成する工程と、前記上基板および下基板を貫通するスルーホールを形成し、スルーホール電極を形成する工程と、前記上基板および下基板の外部に面する他方の導電箔をエッチングして前記上基板に第１の回路パターンを前記下基板に第２の回路パターンを形成する工程と、前記上基板あるいは下基板より前記空洞部まで到達する貫通孔を形成する工程とを具備することを特徴とする。
更に、本発明の空洞部を有する回路基板を用いた回路装置の製造方法に依れば、両面に導電箔を設けた上基板を準備する工程と、前記上基板の一方の前記導電箔をエッチングして予定の空洞パターンを形成する工程と、両面に導電箔を設けた下基板を準備する工程と、前記下基板の一方の前記導電箔をエッチングして予定の空洞部となる部分を残す工程と、前記下基板の前記予定の空洞部となる部分の前記導電箔の周囲を絶縁層で埋め、前記予定の空洞部となる部分の前記導電箔をエッチングして前記空洞部を形成する工程と、前記上基板の前記予定の空洞パターンの前記導電箔の周囲に接着層を付着する工程と、前記上基板と下基板とを前記接着層で貼り合わせて前記空洞部を形成する工程と、前記上基板および下基板を貫通するスルーホールを形成し、スルホール電極を形成する工程と、前記上基板および下基板の外部に面する他方の導電箔をエッチングして前記上基板に第１の回路パターンを前記下基板に第２の回路パターンを形成する工程と、前記上基板あるいは下基板より前記空洞部まで到達する貫通孔を形成する工程と、前記第１の回路パターンに回路素子を配置する工程とを具備することを特徴とする。
更に、本発明の製造方法に依れば、前記回路素子としてダイアフラムを有する半導体素子を用いることを特徴とする。
本発明に依れば、上基板と下基板の間に挟まれた導電箔を用いて空洞部を実現した回路基板が提供できる。従って、少なくとも２枚の基板のみで空洞部を形成でき、回路基板の小型化を可能にできる。そして、両基板の外側に面する導電箔にはそれぞれ回路パターンが形成され、回路素子の両面実装が行える。
また、本発明では、空洞部を下基板の導電箔の空洞パターンを選ぶことで任意の形状の空洞部が形成でき、任意の位置に形成でき、そのサイズは導電箔の厚みで選択できる。
更に、本発明では、空洞部は導電箔のエッチングで加工ができ、機械加工を必要としない。
更に、本発明では、上基板の表面の導電箔および下基板の表面の導電箔に第１の回路パターンおよび第２の回路パターンを設けるので、上基板と下基板を貼り合わせた回路基板は両面基板と同様に回路素子などの実装が行える。
更に、本発明では、従来のＭＥＭＳ回路素子の実装では必ず必要とされた音孔を形成するケースは完全に不要となり、著しく実装密度を向上できる。
本発明の製造方法に依れば、両面に導電箔を有する上基板と下基板を用いることで導電箔のエッチングにより空洞部を両基板の間に形成できる。これにより回路基板は２枚の基板で空洞部を実現できるのである。
また、本発明の製造方法に依れば、空洞部は下基板の裏面の導電箔のエッチングで形成されるので、ルーター等の機械的な研削が不要になり、エッチングという化学的処理なのでその形状も任意に形成され、大きさも下基板の裏面の導電箔の厚みに依存する。
更に、本発明の製造方法に依れば、上基板と下基板とは接着層で強固に貼り付けられるために、回路基板は上基板の表面の導電箔と下基板の表面の導電箔とで両面基板としての処理が行え、その処理の際に空洞部への処理液等の侵入は完全に排除できる。
更に、本発明の製造方法に依れば、空洞部は完全に上基板と下基板の間に挟まれて形成できるために、最終の工程で初めて貫通孔を設けて空洞部と外気とを連絡でき、空洞部を最終工程まで異物の侵入から保護できる。
以下に、本発明における実施の形態について、図１を参照にして詳細に説明する。
まず、図１は本発明の空洞部を有する回路基板の断面図を示す。
空洞部を有する回路基板１０は、上基板１１、下基板１２、接着層１３、空洞部１４、スルーホール電極１５ａ、１５ｂ、および貫通孔１６ａ、１６ｂから構成される。
上基板１１は、両表面に導電箔２０ａ、２０ｂを貼り付けたガラスエポキシ基板である。裏面の導電箔２０ｂの任意の位置には、空洞部と同じ形状の空洞パターンの導電箔２０ｂをエッチングして形成する。空洞パターンの導電箔２０ｂの周囲は接着層１３となるボンディングシート等で囲まれる。
表面の導電箔２０ａは、第１の回路パターン１７を有し、第１の回路パターン１７は露光現像、エッチングにより形成される。
下基板１２は、両表面に導電箔２１ａ、２１ｂを貼り付けたガラスエポキシ基板である。裏面の導電箔２１ｂは、まず、空洞部と同じ形状の空洞パターンの導電箔２１ｂをエッチングして形成し、その周囲を絶縁物であるアンダーコート樹脂３４などで埋めて、それから空洞パターンの導電箔２１ｂをエッチング除去して空洞部１４を形成している。
表面の導電箔２１ａは、第２の回路パターン１９を有し、第２の回路パターン１９は露光現像、エッチングにより形成される。
接着層１３は、ガラスクロスにエポキシ系樹脂を半硬化させたスーパーボンディングシート(商品名)を用いて、両基板１１，１２の裏面同士を貼り合わせて１つの回路基板となる。
空洞部１４は、下基板１２の裏面に形成された空洞パターンの導電箔２１ｂをエッチング除去してできた空洞とそれを囲むアンダーコート樹脂３４と上基板１１の裏面の空洞部と同じ形状の空洞パターンの導電箔２０ｂとで囲まれた空間で形成される。なお、空洞パターンの導電箔２０ｂは除去されて上基板１１の表面が露出する場合もある。
スルーホール電極１５ａ、１５ｂは、上基板１１、下基板１２および接着層１３を貫通するスルーホール１８ａ、１８ｂを形成し、スルーホールメッキ処理を行った電極である。ここでは、図示したごとく、回路基板１０の両端に２つ形成される。スルーホール電極１５ａ、１５ｂは第１の回路パターン１７、第２の回路パターン１９の所望個所を電気的に接続する。
貫通孔１６ａ、１６ｂは、上基板１１あるいは下基板１２の表面から空洞部１４の両端に対してＮＣ工作機で形成された穴である。貫通孔１６ａ、１６ｂは上基板１１あるいは下基板１２のみ形成されてもいいし、上基板１１と下基板１２にそれぞれ分けて設けても良い。
なお、空洞部１４はＭＥＭＳマイクロフォンの音孔としての利用が考えられるが、ＭＥＭＳ非接触温度センサなどの検出孔としての利用も可能である。
次に、図２を具体化された回路基板を説明する底面図および上面図である。
図２（Ａ）は、下基板１２の表面の導電箔２１ａで形成した第２の回路パターン１９を示している。４隅に貴金属メッキ層からなるＡ、Ｂ、Ｃ、Ｄの外付電極を有し、中央に斜め方向に示した点線が本発明の空洞部１４である。黒く塗られた４つの丸はスルーホール電極１５ａ、１５ｂ(残りの２つは符号なし)である。
図２（Ｂ）は、上基板１１の表面の導電箔２０ａで形成した第１の回路パターン１７を示している。黒く塗られた４つの丸はスルーホール電極１５ａ、１５ｂ(残りの２つは符号なし)である。黒く塗られた４つの丸はスルーホール電極１５ａ、１５ｂ(残りの２つは符号なし)であり、Ａ、Ｂ、Ｃ、Ｄの外付電極に接続されている。中央に斜め方向に示した点線が本発明の空洞部１４である。反対の面から見るために図２（Ａ）と直交方向に傾斜して見える。
また、中央部の貫通孔１６ａ上にはダイアフラムを有するＭＥＭＳ等の回路素子２３がダイアフラムを貫通孔１６ａに対向させて固着され、回路素子２３の各ボンディングパッド２４と第１の回路パターン１７に設けた各接続電極２５とをボンディングワイヤーで接続する。
このような構造では回路基板１０の周辺に設けた貫通孔１６ｂから集音して、空洞部１４を伝播して貫通孔１６ａから回路素子２３のダイアフラムに伝達される。なお、ダイアフラムについては図８で説明するものと同じである。
次に、本発明による空洞部を有する回路基板の製造方法について、図３〜図５を参照して説明する。
本発明の製造方法は、両面に導電箔を設けた上基板を準備する工程と、前記上基板の一方の前記導電箔をエッチングして予定の空洞パターンを形成する工程と、両面に導電箔を設けた下基板を準備する工程と、前記下基板の一方の前記導電箔をエッチングして予定の空洞部となる部分を残す工程と、前記下基板の前記予定の空洞部となる部分の前記導電箔の周囲を絶縁層で埋め、前記予定の空洞部となる部分の前記導電箔をエッチングして前記空洞部を形成する工程と、前記上基板の前記予定の空洞パターンの周囲に接着層を付着する工程と、前記上基板と下基板とを前記接着層で貼り合わせて前記空洞部を形成する工程とから構成される。
まず、図３を参照して、上基板１１の製造方法を説明する。
図３（Ａ）では、上基板１１の両表面に銅などの導電箔２０ａ、２０ｂを貼り付けたガラスエポキシ基板を用意する。導電箔２０ａ、２０ｂは１２μｍの銅箔を用い、上基板１１は０．０６ｍｍの板厚のものを用いる。表面の導電箔２０ａは回路素子を載置する第１の回路パターンを形成するために用いられる。裏面の導電箔２０ｂは空洞パターンを形成し、後述するボンディングシートの加工を行う。なお、上基板１１はガラスエポキシ樹脂以外でも、ＢＴレジン、コンポジット、ガラスポリイミド樹脂あるいは紙フェノール樹脂等のプリント基板材料の中から選択される。ＢＴレジンはＴ成分（トリアジン樹脂）を主成分とし、Ｂ成分（多官能マレイミド化合物）または他の改質用化合物より構成された高耐熱付加重合型熱硬化性樹脂の総称を言う。コンポジットは複数の基板材料を積層したものである。なお、上基板１１にはコーナーに製造工程中の位置出しをするガイド孔３１が設けられる。
図３（Ｂ）では、上基板１１の裏面の導電箔２０ｂは空洞パターンとなる部分をレジスト層３２で選択的に覆い、空洞パターンのパターン形成をする。
図３（Ｃ）では、レジスト層３２をマスクとして裏面の導電箔２０ｂをエッチングして空洞パターンの導電箔２０ｂを残す。空洞パターンの導電箔２０ｂはスルーホール電極の一部となる導電箔２０ｂとともに残される。空洞パターンの導電箔２０ｂの役割は空洞部１４の上面を導電箔２０ｂを残すことで平坦性等により音などの振動を伝播し易くすることと空洞部１４の補強をするためである。
図３（Ｄ）では、上基板１１の裏面の導電箔２０ｂ側に全面をボンディングシートで覆う。このボンディングシートは接着層１３を作るものである。
図３（Ｅ）では、レーザー加工により空洞パターンの裏面の導電箔２０ｂ上のボンディングシートを選択的に除去し、空洞パターンの導電箔２０ｂの周りの上基板１１を埋める。
なお、本工程ではＣＯ２レーザーを用いて空洞パターンの裏面の導電箔２０ｂ上のボンディングシートを除去するので、導電箔２０ｂの表面が露出される。これによりボンディングシートが空洞部に垂れ下がり空洞部１４を塞いだり、変形することを防止する。
なお、本工程ではＣＯ２レーザーを用いて空洞パターンの裏面の導電箔２０ｂ上のボンディングシートを除去するので、導電箔２０ｂの表面が露出される。これによりボンディングシートが空洞部に垂れ下がり空洞部１４を塞いだり、変形することを防止する。
続いて、図４を参照して、下基板１２の製造方法を説明する。
図４（Ａ）では、下基板１２の両表面に銅などの導電箔２１ａ、２１ｂを貼り付けたガラスエポキシ基板を用意する。導電箔２１ａ、２１ｂは１８μｍの銅箔を用い、下基板１２は０．１ｍｍの板厚のものを用いる。表面の導電箔２１ａは回路素子等を載置する第２の回路パターンを形成するために用いられる。裏面の導電箔２１ｂは空洞部を形成するために用いられる。なお、下基板１２はガラスエポキシ樹脂以外でも、ＢＴレジン、コンポジット、ガラスポリイミド樹脂あるいは紙フェノール樹脂等のプリント基板材料の中から選択される。ＢＴレジンはＴ成分（トリアジン樹脂）を主成分とし、Ｂ成分（多官能マレイミド化合物）または他の改質用化合物より構成された高耐熱付加重合型熱硬化性樹脂の総称を言う。コンポジットは複数の基板材料を積層したものである。なお、下基板１２も上基板１１と同様にコーナーに製造工程中の位置出しをするガイド孔３１が設けられる。
図４（Ｂ）では、下基板１２の裏面の導電箔２１ｂは空洞パターンとなる部分をレジスト層 で選択的に覆い、空洞パターンのパターン形成をする。
図４（Ｃ）では、レジスト層３３をマスクとして裏面の導電箔２１ｂをエッチングして空洞パターンの導電箔２１ｂを残す。
図４（Ｄ）では、下基板１２の裏面全体にアンダーコート樹脂３４等を厚く塗布し、空洞パターンの導電箔２１ｂを埋める。アンダーコート樹脂３４としてはポリイミド樹脂が最適であり、液状のポリイミド樹脂を滴下してスピンナーで一様に広げて加熱硬化させる。
図４（Ｅ）では、アンダーコート樹脂３４を裏面の導電箔２１ｂの厚みまで研磨して、裏面の導電箔２１ｂの表面を露出させる。
図４（Ｆ）では、露出された裏面の導電箔２１ｂをエッチングして除去し、アンダーコート樹脂で周囲を囲まれた空洞部１４を形成する。すなわち、空洞パターンの裏面の導電箔２１ｂが取り除かれて、そっくり空洞部１４を形成する。
従って、空洞部１４は裏面の導電箔２１ｂの空洞パターンにより任意の形状に作れ、たとえば渦巻状、ホーン形状、蛇行形状等が実現できる。また、空洞部１４の厚みは裏面の導電箔２１ｂの厚みに依存するので、この厚みを選択することで任意の厚みに形成できる。
更に、図５を参照して両基板の貼り合わせ工程を説明する。
図５（Ａ）では、上基板１１の裏面と下基板１２の裏面とを対向させてガイド孔３１を用いて位置合わせする。
図５（Ｂ）では、上基板１１と下基板１２とを接着層１３により貼り合わせて空洞部１４を形成する。上基板１１と下基板１２とを重ねて油圧プレス機で３〜５ＭＰａで加圧しながら、１６０〜１７０℃で１時間ほどアニールして接着層１３を本硬化させて上基板１１と下基板１２と接着層１３で一体に接着して空洞部１４を有する回路基板を完成させる。
図５（Ｃ）では、スルーホール電極１５ａ、１５ｂを形成するためのスルーホール１５がＮＣ工作機を用いてドリル等で上基板１１および下基板１２および接着層１３を貫通して開けられる。
図５（Ｄ）では、スルーホールにスルーホールメッキを用いてスルーホール電極１５ａ、１５ｂを形成する。貼り合わせた上基板１１および下基板１２をパラジウム溶液に浸漬させ、両導電箔２０ａ、２１ａを電極としてスルーホールの内壁に銅の電解メッキし、銅ペーストを充填してスルーホール電極１５ａ、１５ｂを形成する。
図５（Ｅ）では、上基板１１および下基板１２の外側に面する導電箔２０ａ、２１ａをレジスト層で被覆し、上基板１１の導電箔２０ａには第１の回路パターン１７のレジスト層を、下基板１２の導電箔２１ａには第２の回路パターン１９のレジスト層を露光現像し、残ったレジスト層をマスクとして導電箔２０ａ、２１ａを同時にエッチングする。この際に、空洞部１４は上基板１１と下基板１２とを接着層１３により密閉されているので、エッチング溶液が空洞部１４に侵入することはない。導電箔２０ａ、２１ａが銅のときはエッチング溶液として塩化第２鉄を用いる。具体的な第１の回路パターン１７および第２の回路パターン１９は図２に示している。
最後に、図６を参照して回路基板の最終加工を説明する。
図６（Ａ）では、第１の回路パターン１７および第２の回路パターン１９の形成に用いたレジスト層を剥離除去し、新たなレジスト層を被覆して外付電極や回路素子のボンディング電極等の表面処理を行う第１の回路パターン１７および第２の回路パターン１９を露出させる。
図６（Ｂ）では、露出された第１の回路パターン１７と第２の回路パターン１９の表面に３μｍのニッケル層と０．３μｍの金層を設けて、外付電極３５や回路素子のボンディング電極の表面処理を行う。このニッケル層と金層により回路素子の固着、金属細線のボンディングあるいは半田付けが可能となる。
図６（Ｃ）では、空洞部１４まで貫通する貫通孔１６ａ、１６ｂが、ＮＣ工作機を用いてルーターで上基板１１の表面から形成される。貫通孔１６ａ、１６ｂはそれぞれ半径０．６ｍｍおよび半径１．７ｍｍである。なお、貫通孔の穴加工は、空洞部１４上端で寸止めされる。貫通孔１６ａ、１６ｂにより空洞部１４は、外気と連絡される。
その後、上基板１１の第１の回路パターン１７には図２に示すように回路素子が予定の位置に固着され、ボンディングワイヤーなどで接続される。下基板１２の第２の回路パターン１９は主に外付電極３５(図２ではＡ、Ｂ、Ｃ、Ｄで示す)として用いられ、プリント基板などに表面実装されるときに用いる。
１０ 回路基板
１１ 上基板
１２ 下基板
１３ 接着層
１４ 空洞部
１５ａ、１５ｂ スルーホール電極
１６ａ、１６ｂ 貫通孔
１７ 第１の回路パターン
１８ａ、１８ｂ スルーホール
１９ 第２の回路パターン
２０ａ、２０ｂ 導電箔
２１ａ、２１ｂ 導電箔
３１ ガイド孔
３２、３３ レジスト層
３４ アンダーコート樹脂
３５ 外付電極
１１ 上基板
１２ 下基板
１３ 接着層
１４ 空洞部
１５ａ、１５ｂ スルーホール電極
１６ａ、１６ｂ 貫通孔
１７ 第１の回路パターン
１８ａ、１８ｂ スルーホール
１９ 第２の回路パターン
２０ａ、２０ｂ 導電箔
２１ａ、２１ｂ 導電箔
３１ ガイド孔
３２、３３ レジスト層
３４ アンダーコート樹脂
３５ 外付電極
Claims (6)
- 上基板と、
前記上基板の表面の導電箔から形成した任意の第１の回路パターンと、前記上基板の裏面に設けた接着シートと、
下基板と、
前記下基板の表面の導電箔から形成した任意の第２の回路パターンと、前記下基板の裏面の除去される導電箔と同じ形状の空洞とその周囲に設けた絶縁層と、
前記上基板の裏面の前記接着シートと前記下基板の裏面の前記絶縁層とを接着して、前記上基板、前記下基板および前記絶縁層とで囲まれる空洞部と、
前記上基板の前記第１の回路パターンと前記下基板の前記第２の回路パターンとを接続するスルーホール電極と、
前記空洞部に前記上基板あるいは前記下基板を貫通して設けた貫通孔とを具備することを特徴とする空洞部を有する回路基板。 - 前記貫通孔上に回路素子のダイアフラムを配置することを特徴とする請求項１に記載の空洞部を有する回路基板。
- 両面に導電箔を設けた上基板を準備する工程と、
前記上基板の一方の前記導電箔をエッチングして予定の空洞パターンを形成する工程と、
両面に導電箔を設けた下基板を準備する工程と、
前記下基板の一方の前記導電箔をエッチングして予定の空洞部となる部分を残す工程と、
前記下基板の前記予定の空洞部となる部分の前記導電箔の周囲を絶縁層で埋め、前記予定の空洞部となる部分の前記導電箔をエッチングして前記空洞部を形成する工程と、
前記上基板の前記予定の空洞パターンの周囲に接着層を付着する工程と、
前記上基板と下基板とを前記接着層で貼り合わせて前記空洞部を形成する工程とを具備することを特徴とする空洞部を有する回路基板の製造方法。 - 両面に導電箔を設けた上基板を準備する工程と、
前記上基板の一方の前記導電箔をエッチングして予定の空洞パターンを形成する工程と、
両面に導電箔を設けた下基板を準備する工程と、
前記下基板の一方の前記導電箔をエッチングして予定の空洞部となる部分を残す工程と、
前記下基板の前記予定の空洞部となる部分の前記導電箔の周囲を絶縁層で埋め、前記予定の空洞部となる部分の前記導電箔をエッチングして前記空洞部を形成する工程と、
前記上基板の前記予定の空洞パターンの前記導電箔の周囲に接着層を付着する工程と、
前記上基板と下基板とを前記接着層で貼り合わせて前記空洞部を形成する工程と、
前記上基板および下基板を貫通するスルーホールを形成し、スルホール電極を形成する工程と、
前記上基板および下基板の外部に面する他方の導電箔をエッチングして前記上基板に第１の回路パターンを前記下基板に第２の回路パターンを形成する工程と、
前記上基板あるいは下基板より前記空洞部まで到達する貫通孔を形成する工程とを具備することを特徴とする空洞部を有する回路基板の製造方法。 - 両面に導電箔を設けた上基板を準備する工程と、
前記上基板の一方の前記導電箔をエッチングして予定の空洞パターンを形成する工程と、
両面に導電箔を設けた下基板を準備する工程と、
前記下基板の一方の前記導電箔をエッチングして予定の空洞部となる部分を残す工程と、
前記下基板の前記予定の空洞部となる部分の前記導電箔の周囲を絶縁層で埋め、前記予定の空洞部となる部分の前記導電箔をエッチングして前記空洞部を形成する工程と、
前記上基板の前記予定の空洞パターンの前記導電箔の周囲に接着層を付着する工程と、
前記上基板と下基板とを前記接着層で貼り合わせて前記空洞部を形成する工程と、
前記上基板および下基板を貫通するスルーホールを形成し、スルホール電極を形成する工程と、
前記上基板および下基板の外部に面する他方の導電箔をエッチングして前記上基板に第１の回路パターンを前記下基板に第２の回路パターンを形成する工程と、
前記上基板あるいは下基板より前記空洞部まで到達する貫通孔を形成する工程と、
前記第１の回路パターンに回路素子を配置する工程とを具備することを特徴とする空洞部を有する回路基板を用いた回路装置の製造方法。 - 前記回路素子としてダイアフラムを有する半導体素子を前記空洞部まで到達する貫通孔の上に組み込むことを特徴とする請求項５に記載の空洞部を有する回路基板を用いた回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008324910A JP4859253B2 (ja) | 2008-12-22 | 2008-12-22 | 空洞部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 |
| TW098107827A TWI371993B (en) | 2008-12-22 | 2009-03-11 | Circuit substrate with hole and method of preparing the same |
| CN2009101338368A CN101764105B (zh) | 2008-12-22 | 2009-04-03 | 具有空洞部的电路基板及其制造方法、使用该电路基板的电路装置的制造方法 |
| KR1020090028940A KR101074927B1 (ko) | 2008-12-22 | 2009-04-03 | 공동부를 갖는 회로 기판 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008324910A JP4859253B2 (ja) | 2008-12-22 | 2008-12-22 | 空洞部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2010147955A JP2010147955A (ja) | 2010-07-01 |
| JP2010147955A5 JP2010147955A5 (ja) | 2011-08-18 |
| JP4859253B2 true JP4859253B2 (ja) | 2012-01-25 |
Family
ID=42495178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008324910A Active JP4859253B2 (ja) | 2008-12-22 | 2008-12-22 | 空洞部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP4859253B2 (ja) |
| KR (1) | KR101074927B1 (ja) |
| CN (1) | CN101764105B (ja) |
| TW (1) | TWI371993B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8519542B2 (en) * | 2010-08-03 | 2013-08-27 | Xilinx, Inc. | Air through-silicon via structure |
| US8754529B2 (en) * | 2011-03-28 | 2014-06-17 | Miradia, Inc. | MEMS device with simplified electrical conducting paths |
| TWI431742B (zh) * | 2011-04-27 | 2014-03-21 | Unimicron Technology Corp | 線路板製造方法及基層線路板 |
| KR101828063B1 (ko) | 2011-05-17 | 2018-02-09 | 삼성전자주식회사 | 반도체 장치 및 그 형성방법 |
| JP5668664B2 (ja) | 2011-10-12 | 2015-02-12 | 船井電機株式会社 | マイクロホン装置、マイクロホン装置を備えた電子機器、マイクロホン装置の製造方法、マイクロホン装置用基板およびマイクロホン装置用基板の製造方法 |
| JP2016048768A (ja) * | 2014-08-28 | 2016-04-07 | 日立化成株式会社 | 配線板及び半導体装置の製造方法 |
| CN114466512B (zh) * | 2021-12-24 | 2023-08-22 | 江苏普诺威电子股份有限公司 | Mems埋容埋阻封装载板及其制作工艺 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214819A (ja) * | 1998-01-28 | 1999-08-06 | Sony Corp | 配線板及びその製造方法 |
| US7166910B2 (en) * | 2000-11-28 | 2007-01-23 | Knowles Electronics Llc | Miniature silicon condenser microphone |
| JP2002237682A (ja) * | 2001-02-08 | 2002-08-23 | Cmk Corp | 部品実装用凹部を備えた多層プリント配線板及びその製造方法 |
| JP2002290032A (ja) * | 2001-03-24 | 2002-10-04 | Ngk Spark Plug Co Ltd | 配線基板の製造方法 |
| JP4899269B2 (ja) * | 2001-08-09 | 2012-03-21 | 株式会社村田製作所 | 電子部品ユニットおよびその製造方法 |
| JP3941463B2 (ja) * | 2001-11-06 | 2007-07-04 | 凸版印刷株式会社 | 多層プリント配線板の製造方法 |
| CN1901758A (zh) * | 2005-07-19 | 2007-01-24 | 青岛歌尔电子有限公司 | 电容式硅传声器 |
| JP2007150514A (ja) * | 2005-11-25 | 2007-06-14 | Matsushita Electric Works Ltd | マイクロホンパッケージ |
| JP2007250608A (ja) * | 2006-03-14 | 2007-09-27 | Element Denshi:Kk | 中空部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 |
| JP4844294B2 (ja) * | 2006-08-30 | 2011-12-28 | パナソニック株式会社 | 複合配線基板 |
| KR100817075B1 (ko) * | 2006-11-09 | 2008-03-26 | 삼성전자주식회사 | 멀티스택 패키지 및 그 제조 방법 |
-
2008
- 2008-12-22 JP JP2008324910A patent/JP4859253B2/ja active Active
-
2009
- 2009-03-11 TW TW098107827A patent/TWI371993B/zh not_active IP Right Cessation
- 2009-04-03 KR KR1020090028940A patent/KR101074927B1/ko not_active IP Right Cessation
- 2009-04-03 CN CN2009101338368A patent/CN101764105B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR101074927B1 (ko) | 2011-10-18 |
| KR20100073951A (ko) | 2010-07-01 |
| CN101764105A (zh) | 2010-06-30 |
| TW201026171A (en) | 2010-07-01 |
| JP2010147955A (ja) | 2010-07-01 |
| CN101764105B (zh) | 2012-06-06 |
| TWI371993B (en) | 2012-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4859253B2 (ja) | 空洞部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 | |
| JP5193898B2 (ja) | 半導体装置及び電子装置 | |
| JP3811680B2 (ja) | 配線基板の製造方法 | |
| JP5395360B2 (ja) | 電子部品内蔵基板の製造方法 | |
| JP5101169B2 (ja) | 配線基板とその製造方法 | |
| JP5389770B2 (ja) | 電子素子内蔵印刷回路基板及びその製造方法 | |
| JP4332162B2 (ja) | 配線基板の製造方法 | |
| JPWO2010052942A1 (ja) | 電子部品内蔵配線板及びその製造方法 | |
| JP2010232333A (ja) | 半導体装置及びその製造方法、並びに電子装置 | |
| KR20020016517A (ko) | 내부에 전자소자를 밀봉하는 전자부품과 그 제조방법, 및이러한 전자부품에 적합한 프린트 배선판 | |
| JP5186102B2 (ja) | マイクロホンパッケージの製造方法及びマイクロホンパッケージ | |
| JPWO2004105454A1 (ja) | 配線基板の製造方法 | |
| JP5462450B2 (ja) | 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法 | |
| JP2016082163A (ja) | プリント配線板 | |
| JP5200870B2 (ja) | 部品内蔵モジュールの製造方法 | |
| JP5446623B2 (ja) | センサ素子モジュール | |
| JP2007250608A (ja) | 中空部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法 | |
| JP6890575B2 (ja) | 部品実装樹脂基板 | |
| JP2009289789A (ja) | 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法 | |
| JP2016082089A (ja) | プリント配線板 | |
| KR101603931B1 (ko) | 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 제조 방법 | |
| JP5783236B2 (ja) | センサ素子モジュール | |
| JP4610633B2 (ja) | 配線基板の製造方法 | |
| JP2008085508A (ja) | 音響センサの製造方法 | |
| JP4012076B2 (ja) | 半導体装置用パッケージの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110706 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110706 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20110706 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20110721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111026 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111031 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4859253 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |