KR20100073951A - 공동부를 갖는 회로 기판 및 그 제조 방법 - Google Patents

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Abstract

2개의 기판을 이용하여 그 사이에 공동부가 구성된 공동부를 갖는 회로 기판 및 그 제조 방법을 실현한다. 본 발명에서는, 상측 기판(11)의 표면의 도전박(20a)으로 형성한 제1 회로 패턴(17)과, 상측 기판(11)의 이면에 설치한 접착 시트(13)와, 하측 기판(12)의 표면의 도전박(21a)으로 형성한 제2 회로 패턴(19)과, 하측 기판(12)의 이면의 도전박(21b)을 제거하여 형성한 공동부(14)와 그 주위에 형성한 절연층(34)을 구비하고, 상 기판(11)의 이면의 상기 접착층(13)과 하측 기판(12)의 이면의 절연층(34)을 접착하여, 상측 기판(11), 하측 기판(12) 및 절연층(34)으로 둘러싸여지는 공동부(14)를 양 기판 사이에 형성하는 것을 특징으로 한다.
상측 기판, 도전박, 하측 기판, 접착 시트, 제1 회로 패턴, 제2 회로 패턴, 접착층

Description

공동부를 갖는 회로 기판 및 그 제조 방법{CIRCUIT SUBSTRATE WITH HOLLOW PORTION AND MANUFACTURING METHOD THEREOF}
본 발명은, 공동부를 갖는 회로 기판 및 그 제조 방법에 관한 것으로, 특히 2개의 기판을 이용하여 그 사이에 공동부가 구성된 공동부를 갖는 회로 기판 및 그 제조 방법에 관한 것이다.
도 7에 IC 칩을 기판 내에 매립한 고밀도의 실장 기판이 도시되어 있다.
이 실장 기판은 제1 기판(100), 제2 기판(200), 제3 기판(300), IC 칩(400), 도전성 접속 부재(500) 및 밀봉 부재(600)로 구성된다. 제1 기판(100), 제2 기판(200) 및 제3 기판(300)은 프린트 기판이며, 원하는 배선 패턴이 형성되어 있다. 제1 기판(100) 및 제2 기판(200)은 접합되고, 한쪽의 외표면에는 IC 칩(400)을 수용 가능한 저면 및 깊이를 갖는 오목부가 형성된다. IC 칩(400)은 상기 오목부에 수용되고, 땜납 등의 금속 범프로 이루어지는 도전성 접속 부재(500)에 의해 오목부의 저면과 접속된다. 그리고 기계적 강도를 유지하고, IC 칩(400)을 보호하기 위해 에폭시 수지 등의 밀봉 부재(600)에 의해 밀봉된다. 그 후, 제3 기판(300)은 상기 오목부측에 적층되고, 상기 오목부를 밀봉한 다층의 프린트 기판이 형성된다 (도 8 참조). 즉 제1 기판(100), 제2 기판(200) 및 제3 기판(300)으로 이루어지는 3층 구조의 접합(적층) 다층 프린트 기판에서, 중층의 제2 기판(200)에만 펀칭부(700)를 형성하고, 이 펀칭부에 IC 칩(400)이 매립되어 있다.
또한, 최근 실리콘(MEMS) 마이크라고 불리우는 실리콘 기판에 진동판으로 되는 다이어프램을 내장한 소형 마이크가 보급되고 있다. MEMS는 Micro-Electro-Mechanical-System의 약칭이다.
도 8에 실리콘(MEMS) 마이크의 일례를 나타낸다. 주위에 남겨진 실리콘 기판(51)과, 실리콘 기판(51)의 원 형상의 관통 구멍에 붙여져 있는 금속막으로 이루어지는 다이어프램(52)과, 다이어프램(52)에 대향하여 에어갭(53)을 통하여 백플레이트 전극(54)을 표면에 설치한 백플레이트(55)와, 실리콘 기판(51) 상에 다이어프램(52)과 접속된 본딩 패드(56)와, 백플레이트 전극(54)과 접속된 본딩 패드(57)가 설치되어 있다.
다이어프램(52)의 진동을 다이어프램(52)과 백플레이트 전극(54)에 의해 형성되는 컨덴서의 용량의 변화로 검출하고, CMOSIC에서 재생한다.
도 9에 실장 구조를 설명한다. 프린트 기판(61) 상에 실리콘(MEMS) 마이크(62)와 CMOSIC(63)를 내장하고, 전체를 상자형의 케이스(64)로 수납한다. 실리콘(MEMS) 마이크의 다이어프램(52) 근처의 케이스(64)에는 반드시 음공(65)이 형성되어, 외부로부터의 소리를 다이어프램(52)까지 전달한다. CMOSIC(63)와 실리콘(MEMS) 마이크는 본딩 와이어로 프린트 기판(61)의 배선에 의해 접속된다.
[특허 문헌 1] 일본 특허 공개 평09-321438호 공보
그러나, 전술한 종래의 실장 기판에서는, 다층의 실장 기판을 이용하여 그 사이에 공동을 형성하기 위해서는, 사이에 끼워져 기판에 펀칭부를 형성하는 것이 간편한 방법이지만, 펀칭부를 형성하기 위해서는 반드시 3매의 기판이 필요하게 되므로, 공동을 갖는 실장 기판의 소형화가 곤란한 문제점이 있었다.
또한, 전술한 실리콘(MEMS) 마이크 등을 내장하는 경우에 소리를 취하는 음공이 필요하게 되지만, 케이스를 이용하여 실장하기 때문에 실장 밀도를 향상시킬 수 없는 문제점이 있었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 상측 기판과, 상기 상측 기판의 표면의 상기 도전박으로 형성한 임의의 제1 회로 패턴과, 상기 상측 기판의 이면에 설치한 접착 시트와, 하측 기판과, 상기 하측 기판의 표면의 상기 도전박으로 형성한 임의의 제2 회로 패턴과, 상기 하측 기판의 이면의 상기 도전박을 제거하여 형성한 공동과 그 주위에 형성한 절연층과, 상기 상측 기판의 이면의 상기 접착 시트와 상기 하측 기판의 이면의 상기 절연층을 접착하여, 상기 상측 기판, 상기 하측 기판 및 상기 절연층으로 둘러싸여지는 공동부와, 상기 상측 기판의 상기 제1 회로 패턴과 상기 하측 기판의 상기 제2 회로 패턴을 접속하는 쓰루홀 전극을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 공동부에 상기 상측 기판 혹은 상기 하측 기 판을 관통하는 관통 구멍을 형성한 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 관통 구멍 상에 회로 소자의 다이어프램을 배치하는 것을 특징으로 한다.
본 발명의 제조 방법에 따르면, 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과, 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과, 상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, 상기 상측 기판의 상기 예정된 공동 패턴의 주위에 접착층을 부착하는 공정과, 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 제조 방법에 따르면, 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과, 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과, 상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, 상기 상측 기판의 상기 예정된 공동 패턴의 상기 도전박의 주위에 접착층을 부착하는 공정과, 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정과, 상기 상측 기판 및 하측 기판을 관통하는 쓰루홀을 형성하고, 쓰루홀 전극을 형성하는 공정과, 상기 상측 기판 및 하측 기판의 외부에 면하는 다른 쪽의 도전박을 에칭하여 상기 상측 기판에 제1 회로 패턴을 상기 하측 기판에 제2 회로 패턴을, 형성하는 공정과, 상기 상측 기판 혹은 하측 기판으로부터 상기 공동부까지 도달하는 관통 구멍을 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 제조 방법에 따르면, 전술한 공정에 계속해서, 상기 제1 회로 패턴에 회로 소자를 배치하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 제조 방법에 따르면, 상기 회로 소자로서 다이어프램을 갖는 반도체 소자를 이용하는 것을 특징으로 한다.
본 발명에 따르면, 상측 기판과 하측 기판 사이에 끼워진 도전박을 이용하여 공동부를 실현한 회로 기판을 제공할 수 있다. 따라서, 적어도 2매의 기판만으로 공동부를 형성할 수 있어, 회로 기판의 소형화를 가능하게 할 수 있다. 그리고, 양 기판의 외측에 면하는 도전박에는 각각 회로 패턴이 형성되어, 회로 소자의 양면 실장을 행할 수 있다.
또한, 본 발명에서는, 공동부를 하측 기판의 도전박의 공동 패턴을 선택함으로써 임의의 형상의 공동부를 형성할 수 있고, 임의의 위치에 형성할 수 있으며, 그 사이즈는 도전박의 두께로 선택할 수 있다.
또한, 본 발명에서는, 공동부는 도전박의 에칭으로 가공을 할 수 있어, 기계 가공을 필요로 하지 않는다.
또한, 본 발명에서는, 상측 기판의 표면의 도전박 및 하측 기판의 표면의 도전박에 제1 회로 패턴 및 제2 회로 패턴을 형성하므로, 상측 기판과 하측 기판을 접합한 회로 기판은 양면 기판과 마찬가지로 회로 소자 등의 실장을 행할 수 있다.
또한, 본 발명에서는, 종래의 MEMS 회로 소자의 실장에서는 반드시 필요하게 된 음공을 형성하는 케이스는 완전히 불필요로 되어, 현저하게 실장 밀도를 향상시킬 수 있다.
본 발명의 제조 방법에 따르면, 양면에 도전박을 갖는 상측 기판과 하측 기판을 이용함으로써 도전박의 에칭에 의해 공동부를 양 기판 사이에 형성할 수 있다. 이에 의해 회로 기판은 2매의 기판에 의해 공동부를 실현할 수 있는 것이다.
또한, 본 발명의 제조 방법에 따르면, 공동부는 하측 기판의 이면의 도전박의 에칭에 의해 형성되므로, 라우터 등의 기계적인 연삭이 불필요하게 되고, 에칭이라고 하는 화학적 처리이므로 그 형상도 임의로 형성되고, 크기도 하측 기판의 이면의 도전박의 두께에 의존한다.
또한, 본 발명의 제조 방법에 따르면, 상측 기판과 하측 기판은 접착층으로 강고하게 접착되므로, 회로 기판은 상측 기판의 표면의 도전박과 하측 기판의 표면의 도전박에 의해 양면 기판으로서의 처리를 행할 수 있고, 그 처리 시에 공동부에의 처리액 등의 침입은 완전히 배제할 수 있다.
또한, 본 발명의 제조 방법에 따르면, 공동부는 완전히 상측 기판과 하측 기판 사이에 끼워져 형성할 수 있기 때문에, 최종 공정에서 비로소 관통 구멍을 형성 하여 공동부와 외기를 연락할 수 있어, 공동부를 최종 공정까지 이물의 침입으로부터 보호할 수 있다.
이하에, 본 발명에서의 실시 형태에 대해서, 도 1을 참조로 하여 상세히 설명한다.
우선, 도 1은 본 발명의 공동부를 갖는 회로 기판의 단면도를 도시한다.
공동부를 갖는 회로 기판(10)은, 상측 기판(11), 하측 기판(12), 접착층(13), 공동부(14), 쓰루홀 전극(15a, 15b) 및 관통 구멍(16a, 16b)으로 구성된다.
상측 기판(11)은, 양 표면에 도전박(20a, 20b)을 접착한 글래스 에폭시 기판이다. 이면의 도전박(20b)의 임의의 위치에는, 공동부와 동일한 형상의 공동 패턴의 도전박(20b)을 에칭하여 형성한다. 공동 패턴의 도전박(20b)의 주위는 접착층(13)으로 이루어지는 본딩 시트 등으로 둘러싸여진다.
표면의 도전박(20a)은, 제1 회로 패턴(17)을 갖고, 제1 회로 패턴(17)은 노광 현상, 에칭에 의해 형성된다.
하측 기판(12)은, 양 표면에 도전박(21a, 21b)을 접착한 글래스 에폭시 기판이다. 이면의 도전박(21b)은, 우선 공동부와 동일한 형상의 공동 패턴의 도전박(21b)을 에칭하여 형성하고, 그 주위를 절연물인 언더코트 수지(34) 등으로 메우고, 그것으로부터 공동 패턴의 도전박(21b)을 에칭 제거하여 공동부(14)를 형성하고 있다.
표면의 도전박(21a)은, 제2 회로 패턴(19)을 갖고, 제2 회로 패턴(19)은 노광 현상, 에칭에 의해 형성된다.
접착층(13)은 글래스 크로스에 에폭시계 수지를 반경화시킨 슈퍼 본딩 시트(상품명)를 이용하여, 양 기판(11, 12)의 이면끼리를 접합하여 1개의 회로 기판으로 된다.
공동부(14)는, 하측 기판(12)의 이면에 형성된 공동 패턴의 도전박(21b)을 에칭 제거하여 생긴 공동과 그것을 둘러싸는 언더코트 수지(34)와 상측 기판(11)의 이면의 공동부와 동일한 형상의 공동 패턴의 도전박(20b)으로 둘러싸여진 공간에 의해 형성된다. 또한, 공동 패턴의 도전박(20b)은 제거되어 상측 기판(11)의 표면이 노출되는 경우도 있다.
쓰루홀 전극(15a, 15b)은, 상측 기판(11), 하측 기판(12) 및 접착층(13)을 관통하는 쓰루홀(18a, 18b)을 형성하고, 쓰루홀 도금 처리를 행한 전극이다. 여기서는, 도시한 바와 같이, 회로 기판(10)의 양단에 2개 형성된다. 쓰루홀 전극(15a, 15b)은 제1 회로 패턴(17), 제2 회로 패턴(19)의 원하는 개소를 전기적으로 접속한다.
관통 구멍(16a, 16b)은, 상측 기판(11) 혹은 하측 기판(12)의 표면으로부터 공동부(14)의 양단에 대해 NC 공작기로 형성된 구멍이다. 관통 구멍(16a, 16b)은 상측 기판(11) 혹은 하측 기판(12)만 형성되어도 되고, 상측 기판(11)과 하측 기판(12)으로 각각 나누어 형성하여도 된다.
또한, 공동부(14)는 MEMS 마이크로 폰의 음공으로서의 이용이 생각되지만, MEMS 비접촉 온도 센서 등의 검출 구멍으로서의 이용도 가능하다.
다음으로, 도 2는 구체화된 회로 기판을 설명하는 저면도 및 상면도이다.
도 2의 (a)는, 하측 기판(12)의 표면의 도전박(21a)으로 형성한 제2 회로 패턴(19)을 도시하고 있다. 4 구석에 귀금속 도금층으로 이루어지는 A, B, C, D의 외장 전극을 갖고, 중앙에 경사 방향으로 나타낸 점선이 본 발명의 공동부(14)이다. 검게 칠해진 4개의 동그라미는 쓰루홀 전극(15a, 15b)(나머지 2개는 부호 없음)이다.
도 2의 (b)는, 상측 기판(11)의 표면의 도전박(20a)으로 형성한 제1 회로 패턴(17)을 도시하고 있다. 검게 칠해진 4개의 동그라미는 쓰루홀 전극(15a, 15b)(나머지 2개는 부호 없음)이며, A, B, C, D의 외장 전극에 접속되어 있다. 중앙에 경사 방향으로 나타낸 점선이 본 발명의 공동부(14)이다. 반대의 면에서 보기 때문에 도 2의 (a)와 직교 방향으로 경사져 보일 수 있다.
또한, 중앙부의 관통 구멍(16a) 상에는 다이어프램을 갖는 MEMS 등의 회로 소자(23)가 다이어프램을 관통 구멍(16a)에 대향시켜 고착되고, 회로 소자(23)의 각 본딩 패드(24)와 제1 회로 패턴(17)에 설치한 각 접속 전극(25)을 본딩 와이어에 의해 접속한다.
이와 같은 구조에서는 회로 기판(10)의 주변에 형성한 관통 구멍(16b)으로부터 집음하여, 공동부(14)를 전파하여 관통 구멍(16a)으로부터 회로 소자(23)의 다이어프램에 전달된다. 또한, 다이어프램에 대해서는 도 8에서 설명한 바와 동일하다.
다음으로, 본 발명에 따른 공동부를 갖는 회로 기판의 제조 방법에 대해서, 도 3∼도 5를 참조하여 설명한다.
본 발명의 제조 방법은, 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과, 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과, 상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, 상기 상측 기판의 상기 예정된 공동 패턴의 주위에 접착층을 부착하는 공정과, 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정으로 구성된다.
우선, 도 3을 참조하여, 상측 기판(11)의 제조 방법을 설명한다.
도 3의 (a)에서는, 상측 기판(11)의 양 표면에 구리 등의 도전박(20a, 20b)을 접착한 글래스 에폭시 기판을 준비한다. 도전박(20a, 20b)은 12㎛의 동박을 이용하고, 상측 기판(11)은 0.06㎜의 판 두께의 것을 이용한다. 표면의 도전박(20a)은 회로 소자를 재치하는 제1 회로 패턴을 형성하기 위해 이용된다. 이면의 도전박(20b)은 공동 패턴을 형성하고, 후술하는 본딩 시트의 가공을 행한다. 또한, 상 기판(11)은 글래스 에폭시 수지 이외라도, BT 레진, 콤포지트, 글래스 폴리이미드 수지 혹은 지 페놀 수지 등의 프린트 기판 재료 중으로부터 선택된다. BT 레진은 T 성분(트리아진 수지)을 주성분으로 하고, B 성분(다관능 말레이미드 화합물) 또 는 다른 개질용 화합물로 구성된 고내열 부가 중합형 열경화성 수지의 총칭을 말한다. 콤포지트는 복수의 기판 재료를 적층한 것이다. 또한, 상측 기판(11)에는 코너에 제조 공정 중의 위치 결정을 하는 가이드 구멍(31)이 형성된다.
도 3의 (b)에서는, 상측 기판(11)의 이면의 도전박(20b)은 공동 패턴으로 되는 부분을 레지스트층(32)으로 선택적으로 덮어, 공동 패턴의 패턴 형성을 한다.
도 3의 (c)에서는, 레지스트층(32)을 마스크로 하여 이면의 도전박(20b)을 에칭하여 공동 패턴의 도전박(20b)을 남긴다. 공동 패턴의 도전박(20b)은 쓰루홀 전극의 일부로 되는 도전박(20b)과 함께 남겨진다. 공동 패턴의 도전박(20b)의 역할은 공동부(14)의 상면을 도전박(20b)을 남김으로써 평탄성 등에 의해 소리 등의 진동을 전파하기 쉽게 하는 것과 공동부(14)의 보강을 하기 위해서이다.
도 3의 (d)에서는, 상측 기판(11)의 이면의 도전박(20b)측에 전체면을 본딩 시트로 덮는다. 이 본딩 시트는 접착층(13)을 만드는 것이다.
도 3의 (e)에서는, 레이저 가공에 의해 공동 패턴의 이면의 도전박(20b) 상의 본딩 시트를 선택적으로 제거하고, 공동 패턴의 도전박(20b)의 주위의 상측 기판(11)을 메운다.
또한, 본 공정에서는 CO2 레이저를 이용하여 공동 패턴의 이면의 도전박(20b) 상의 본딩 시트를 제거하므로, 도전박(20b)의 표면이 노출된다. 이에 의해 본딩 시트가 공동부에 아래로 늘어져 공동부(14)를 막거나, 변형하는 것을 방지한다.
계속해서, 도 4를 참조하여, 하측 기판(12)의 제조 방법을 설명한다.
도 4의 (a)에서는, 하측 기판(12)의 양 표면에 구리 등의 도전박(21a, 21b)을 접착한 글래스 에폭시 기판을 준비한다. 도전박(21a, 21b)은 18㎛의 동박을 이용하고, 하측 기판(12)은 0.1㎜의 판 두께의 것을 이용한다. 표면의 도전박(21a)은 회로 소자 등을 재치하는 제2 회로 패턴을 형성하기 위해 이용된다. 이면의 도전박(21b)은 공동부를 형성하기 위해 이용된다. 또한, 하측 기판(12)은 글래스 에폭시 수지 이외라도, BT 레진, 콤포지트, 글래스 폴리이미드 수지 혹은 지 페놀 수지 등의 프린트 기판 재료 중으로부터 선택된다. BT 레진은 T 성분(트리아진 수지)을 주성분으로 하고, B 성분(다관능 말레이미드 화합물) 또는 다른 개질용 화합물로 구성된 고내열 부가 중합형 열경화성 수지의 총칭을 말한다. 콤포지트는 복수의 기판 재료를 적층한 것이다. 또한, 하측 기판(12)도 상측 기판(11)과 마찬가지로 코너에 제조 공정 중의 위치 결정을 하는 가이드 구멍(31)이 형성된다.
도 4의 (b)에서는, 하측 기판(12)의 이면의 도전박(21b)은 공동 패턴으로 되는 부분을 레지스트층(33)으로 선택적으로 덮어, 공동 패턴의 패턴 형성을 한다.
도 4의 (c)에서는, 레지스트층(33)을 마스크로 하여 이면의 도전박(21b)을 에칭하여 공동 패턴의 도전박(21b)을 남긴다.
도 4의 (d)에서는, 하측 기판(12)의 이면 전체에 언더코트 수지(34) 등을 두껍게 도포하고, 공동 패턴의 도전박(21b)을 메운다. 언더코트 수지(34)로서는 폴리이미드 수지가 최적이며, 액상의 폴리이미드 수지를 적하하여 스피너로 균일하게 넓혀서 가열 경화시킨다.
도 4의 (e)에서는, 언더코트 수지(34)를 이면의 도전박(21b)의 두께까지 연마하여, 이면의 도전박(21b)의 표면을 노출시킨다.
도 4의 (f)에서는, 노출된 이면의 도전박(21b)을 에칭하여 제거하고, 언더코트 수지로 주위를 둘러싸여진 공동부(14)를 형성한다. 즉, 공동 패턴의 이면의 도전박(21b)이 제거되어, 그대로 공동부(14)를 형성한다.
따라서, 공동부(14)는 이면의 도전박(21b)의 공동 패턴에 의해 임의의 형상으로 만들어져, 예를 들면 스파이럴 형상, 혼 형상, 사행 형상 등을 실현할 수 있다. 또한, 공동부(14)의 두께는 이면의 도전박(21b)의 두께에 의존하므로, 이 두께를 선택함으로써 임의의 두께로 형성할 수 있다.
또한, 도 5를 참조하여 양 기판의 접합 공정을 설명한다.
도 5의 (a)에서는, 상측 기판(11)의 이면과 하측 기판(12)의 이면을 대향시켜 가이드 구멍(31)을 이용하여 위치 정렬한다.
도 5의 (b)에서는, 상측 기판(11)과 하측 기판(12)을 접착층(13)에 의해 접합하여 공동부(14)를 형성한다. 상측 기판(11)과 하측 기판(12)을 겹쳐서 유압 프레스기에 의해 3∼5㎫로 가압하면서, 160∼170℃에서 1시간 정도 어닐링하여 접착층(13)을 본 경화시켜 상측 기판(11)과 하측 기판(12)을 접착층(13)으로 일체로 접착하여 공동부(14)를 갖는 회로 기판을 완성시킨다.
도 5의 (c)에서는, 쓰루홀 전극(15a, 15b)을 형성하기 위한 쓰루홀(15)이 NC 공작기를 이용하여 드릴 등으로 상측 기판(11) 및 하측 기판(12) 및 접착층(13)을 관통하여 개방된다.
도 5의 (d)에서는, 쓰루홀에 쓰루홀 도금을 이용하여 쓰루홀 전극(15a, 15b)을 형성한다. 접합한 상측 기판(11) 및 하측 기판(12)을 팔라듐 용액에 침지시키고, 양 도전박(20a, 21a)을 전극으로 하여 쓰루홀의 내벽에 구리의 전해 도금을 행하여, 구리 페이스트를 충전하여 쓰루홀 전극(15a, 15b)을 형성한다.
도 5의 (e)에서는, 상측 기판(11) 및 하측 기판(12)의 외측에 면하는 도전박(20a, 21a)을 레지스트층으로 피복하고, 상측 기판(11)의 도전박(20a)에는 제1 회로 패턴(17)의 레지스트층을, 하측 기판(12)의 도전박(21a)에는 제2 회로 패턴(19)의 레지스트층을 노광 현상하고, 남은 레지스트층을 마스크로 하여 도전박(20a, 21a)을 동시에 에칭한다. 이 때에, 공동부(14)는 상측 기판(11)과 하측 기판(12) 사이의 접착층(13)에 의해 밀폐되어 있으므로, 에칭 용액이 공동부(14)에 침입하는 일은 없다. 도전박(20a, 21a)이 구리일 때에는 에칭 용액으로서 염화제2철을 이용한다. 구체적인 제1 회로 패턴(17) 및 제2 회로 패턴(19)은 도 2에 도시하고 있다.
마지막으로, 도 6을 참조하여 회로 기판의 최종 가공을 설명한다.
도 6의 (a)에서는, 제1 회로 패턴(17) 및 제2 회로 패턴(19)의 형성에 이용한 레지스트층을 박리 제거하고, 새로운 레지스트층을 피복하여 외장 전극이나 회로 소자의 본딩 전극 등의 표면 처리를 행하는 제1 회로 패턴(17) 및 제2 회로 패턴(19)을 노출시킨다.
도 6의 (b)에서는, 노출된 제1 회로 패턴(17)과 제2 회로 패턴(19)의 표면에 3㎛의 니켈층과 0.3㎛의 금층을 형성하여, 외장 전극(35)이나 회로 소자의 본딩 전 극의 표면 처리를 행한다. 이 니켈층과 금층에 의해 회로 소자의 고착, 금속 세선의 본딩 혹은 납땜이 가능하게 된다.
도 6의 (c)에서는, 공동부(14)까지 관통하는 관통 구멍(16a, 16b)이, NC 공작기를 이용하여 라우터로 상측 기판(11)의 표면부터 형성된다. 관통 구멍(16a, 16b)은 각각 반경 0.6㎜ 및 반경 1.7㎜이다. 또한, 관통 구멍의 구멍 가공은, 공동부(14) 상단에서 치수에 맞게 멈추게 된다. 관통 구멍(16a, 16b)에 의해 공동부(14)는, 외기와 연락된다.
그 후, 상측 기판(11)의 제1 회로 패턴(17)에는 도 2에 도시한 바와 같이 회로 소자가 예정된 위치에 고착되고, 본딩 와이어 등에 의해 접속된다. 하측 기판(12)의 제2 회로 패턴(19)은 주로 외장 전극(35)(도 2에서는 A, B, C, D로 나타냄)으로서 이용되고, 프린트 기판 등에 표면 실장될 때에 이용한다.
도 1은 본 발명의 공동부를 갖는 회로 기판의 단면도.
도 2는 본 발명의 공동부를 갖는 회로 기판의 (a) 저면도 및 (b) 상면도.
도 3의 (a)∼도 3의 (e)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 상측 기판의 제조 공정을 설명하는 단면도.
도 4의 (a)∼도 4의 (f)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 하측 기판의 제조 공정을 설명하는 단면도.
도 5의 (a)∼도 5의 (e)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 상측 기판과 하측 기판의 접합 공정을 설명하는 단면도.
도 6의 (a)∼도 6의 (c)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 최종 제조 공정을 설명하는 단면도.
도 7은 종래의 회로 기판을 설명하는 단면도.
도 8은 MEMS 회로 소자를 설명하는 단면도.
도 9는 MEMS 회로 소자를 실장한 종래의 실장 구조를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 회로 기판
11 : 상측 기판
12 : 하측 기판
13 : 접착층
14 : 공동부
15a, 15b : 쓰루홀 전극
16a, 16b : 관통 구멍
17 : 제1 회로 패턴
18a, 18b : 쓰루홀
19 : 제2 회로 패턴
20a, 20b : 도전박
21a, 21b : 도전박
31 : 가이드 구멍
32, 33 : 레지스트층
34 : 언더코트 수지
35 : 외장 전극

Claims (7)

  1. 상측 기판과,
    상기 상측 기판의 표면의 도전박으로 형성한 임의의 제1 회로 패턴과, 상기 상측 기판의 이면에 설치한 접착 시트와,
    하측 기판과,
    상기 하측 기판의 표면의 도전박으로 형성한 임의의 제2 회로 패턴과, 상기 하측 기판의 이면의 상기 도전박을 제거하여 형성한 공동과 그 주위에 형성한 절연층과,
    상기 상측 기판의 이면의 상기 접착 시트와 상기 하측 기판의 이면의 상기 절연층을 접착하여, 상기 상측 기판, 상기 하측 기판 및 상기 절연층으로 둘러싸여지는 공동부와,
    상기 상측 기판의 상기 제1 회로 패턴과 상기 하측 기판의 상기 제2 회로 패턴을 접속하는 쓰루홀 전극
    을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판.
  2. 제1항에 있어서,
    상기 공동부에 상기 상측 기판 혹은 상기 하측 기판을 관통하는 관통 구멍을 형성한 것을 특징으로 하는 공동부를 갖는 회로 기판.
  3. 제2항에 있어서,
    상기 관통 구멍 상에 회로 소자의 다이어프램을 배치하는 것을 특징으로 하는 공동부를 갖는 회로 기판.
  4. 양면에 도전박을 설치한 상측 기판을 준비하는 공정과,
    상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과,
    양면에 도전박을 설치한 하측 기판을 준비하는 공정과,
    상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과,
    상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과,
    상기 상측 기판의 상기 예정된 공동 패턴의 주위에 접착층을 부착하는 공정과,
    상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정
    을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.
  5. 양면에 도전박을 설치한 상측 기판을 준비하는 공정과,
    상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과,
    양면에 도전박을 설치한 하측 기판을 준비하는 공정과,
    상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과,
    상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과,
    상기 상측 기판의 상기 예정된 공동 패턴의 상기 도전박의 주위에 접착층을 부착하는 공정과,
    상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정과,
    상기 상측 기판 및 하측 기판을 관통하는 쓰루홀을 형성하고, 쓰루홀 전극을 형성하는 공정과,
    상기 상측 기판 및 하측 기판의 외부에 면하는 다른 쪽의 도전박을 에칭하여 상기 상측 기판에 제1 회로 패턴을, 상기 하측 기판에 제2 회로 패턴을 형성하는 공정과,
    상기 상측 기판 혹은 하측 기판으로부터 상기 공동부까지 도달하는 관통 구멍을 형성하는 공정
    을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.
  6. 제5항에 있어서,
    전술한 공정에 계속해서, 상기 제1 회로 패턴에 회로 소자를 배치하는 공정을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 회로 소자로서 다이어프램을 갖는 반도체 소자를 상기 공동부까지 도달하는 관통 구멍 상에 내장하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.
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