CN101764105A - 具有空洞部的电路基板及其制造方法 - Google Patents

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Abstract

一种具有空洞部的电路基板及其制造方法,其具有使用两个基板来在其间构成空洞部。本发明具备:由上基板(11)表面的导电箔(20a)形成的第一电路图形(17)、设置在上基板(11)背面的粘接层(13)、由下基板(12)表面的导电箔(21a)形成的第二电路图形(19)、把下基板(12)背面的导电箔(21b)除去而形成的空洞部(14)和其周围设置的绝缘层(34),把上基板(11)背面的所述粘接层(13)与下基板(12)背面的绝缘层(34)粘接,在两基板之间形成由上基板(11)、下基板(12)和绝缘层(34)所包围的空洞部(14)。

Description

具有空洞部的电路基板及其制造方法
技术领域
本发明涉及具有空洞部的电路基板及其制造方法,特别是涉及使用两个基板而在其间构成空洞部的具有空洞部的电路基板及其制造方法。
背景技术
图7表示把IC芯片埋入到基板中的高密度安装基板。
该安装基板包括:第一基板100、第二基板200、第三基板300、IC芯片400、导电性连接部件500和封固部件600。第一基板100、第二基板200和第三基板300是印刷基板,并形成有希望的配线图形。第一基板100和第二基板200被贴合,且在一个的外表面形成有具有能够收容IC芯片400的底面积和深度的凹部。IC芯片400被所述凹部收容,利用由焊接等金属突起构成的导电性连接部件500而与凹部的底面连接。为了保持机械强度和保护IC芯片400而由环氧树脂等封固部件600进行封固。然后把第三基板300层合在所述凹部侧而形成所述凹部被密封的多层印刷基板(参照图8)。即,在由第一基板100、第二基板200和第三基板300构成的三层结构贴合(层合)多层印刷基板中,仅是中层的第二基板200形成有冲孔部700,IC芯片400被埋入该冲孔部。
最近,被叫做硅(MEMS)话筒的把成为振动板的膜片向硅基板组装的小型话筒被普及。MEMS是Micro-Electro-Mechanical-System的略称。
图8表示硅(MEMS)话筒的一例。包括:周围残留的硅基板51、向硅基板51的圆形贯通孔粘贴的由金属膜构成的膜片52、与膜片52相对并经由空气间隙53而把背板电极54设置在表面的背板55、硅基板51上的与膜片52连接的焊盘56、与背板电极54连接的焊盘57。
利用由膜片52和背板电极54形成的电容器的容量变化来检测膜片52的振动,由CMOSIC再现。
图9说明安装结构。向印刷基板61上组装硅(MEMS)话筒62和CMOSIC63,把整体由箱形壳体64收容。靠近硅(MEMS)话筒膜片52并且在壳体64必须设置音孔65,以从外部把声音传递到膜片52。CMOSIC63和硅(MEMS)话筒用接合线而与印刷基板61的配线连接。
专利文献1:特开平09-321438号公报
但上述现有的安装基板为了使用多层安装基板并在其间形成空洞,使被夹在中间的基板形成冲孔部是简便的方法,但为了形成冲孔部就必定需要三块基板,因此有难于把具有空洞的安装基板小型化的问题点。
在组装有上述硅(MEMS)话筒等的情况下必须有取入声音的音孔,但由于是使用壳体来安装,所以有不能提高安装密度的问题点。
发明内容
本发明鉴于这些问题点而具备:上基板、由所述上基板表面的所述导电箔形成的任意第一电路图形、所述上基板的背面设置的粘接片、下基板、由所述下基板表面的所述导电箔形成的任意第二电路图形、把所述下基板背面的所述导电箔除去而形成的空洞和在其周围设置的绝缘层、粘接所述上基板背面的所述粘接片与所述下基板背面的所述绝缘层而被所述上基板、所述下基板和所述绝缘层包围的空洞部、连接所述上基板的所述第一电路图形与所述下基板的所述第二电路图形的通孔电极。
根据本发明,在所述空洞部设置把所述上基板或所述下基板贯通的贯通孔。
且根据本发明,在所述贯通孔之上配置电路元件的膜片。
根据本发明的制造方法而具备:准备两面设置有导电箔的上基板的工序、把所述上基板一侧的所述导电箔进行蚀刻以形成预定的空洞图形的工序、准备两面设置有导电箔的下基板的工序、把所述下基板一侧的所述导电箔进行蚀刻以残留成为预定空洞部的部分的工序、把所述下基板的成为所述预定空洞部部分的所述导电箔周围用绝缘层填充并把成为所述预定空洞部部分的所述导电箔进行蚀刻以形成所述空洞部的工序、向所述上基板的所述预定空洞图形的周围附着粘接层的工序、把所述上基板和下基板用所述粘接层贴合而形成所述空洞部的工序。
根据本发明的制造方法则具备:准备两面设置有导电箔的上基板的工序、把所述上基板一侧的所述导电箔进行蚀刻以形成预定的空洞图形的工序、准备两面设置有导电箔的下基板的工序、把所述下基板一侧的所述导电箔进行蚀刻以残留成为预定空洞部的部分的工序、把所述下基板的成为所述预定空洞部部分的所述导电箔周围用绝缘层填充并把成为所述预定空洞部部分的所述导电箔进行蚀刻以形成所述空洞部的工序、向所述上基板的所述预定空洞图形的所述导电箔周围附着粘接层的工序、把所述上基板和下基板用所述粘接层贴合而形成所述空洞部的工序、形成把所述上基板和下基板贯通的通孔并形成通孔电极的工序、把所述上基板和下基板面向外部的另一侧导电箔进行蚀刻而在所述上基板形成第一电路图形且在所述下基板形成第二电路图形的工序、形成从所述上基板或下基板到达所述空洞部的贯通孔的工序。
且根据本发明的制造方法,接着上述工序而具备向所述第一电路图形配置电路元件的工序。
且根据本发明的制造方法,作为所述电路元件而使用具有膜片的半导体元件。
根据本发明,能够提供使用在上基板与下基板之间夹着导电箔来实现空洞部的电路基板。因此,仅至少两块基板就能够形成空洞部,能够使电路基板小型化。且在两基板面向外侧的导电箔上分别形成电路图形,能够进行电路元件的两面安装。
本发明通过选择下基板导电箔的空洞图形而能够形成任意形状的空洞部,能够把空洞部形成在任意位置,其尺寸能够由导电箔的厚度来选择。
且本发明能够由蚀刻导电箔来加工空洞部,不需要机械加工。
且本发明在上基板表面的导电箔和下基板表面的导电箔上设置第一电路图形和第二电路图形,所以把上基板和下基板贴合的电路基板与两面基板同样地能够进行电路元件等的安装。
在本发明中完全不需要在现有MEMS电路元件的安装中必须形成所需要的音孔的壳体,能够显著地提高安装密度。
根据本发明的制造方法,通过使用两面具有导电箔的上基板和下基板而能够利用导电箔的蚀刻把空洞部形成在两基板之间。由此,电路基板能够用两块基板实现空洞部。
根据本发明的制造方法,由于把空洞部利用蚀刻下基板背面的导电箔来形成,所以不需要异型铣刀等的机械磨削,由于是蚀刻这样的化学处理,所以形状也能够任意形成,大小也依赖下基板背面导电箔的厚度。
且根据本发明的制造方法,由于上基板和下基板被粘接层牢固粘贴,所以电路基板利用上基板表面的导电箔和下基板表面的导电箔而能够作为两面基板来进行处理,在其处理时能够完全排除处理液等向空洞部侵入。
且根据本发明的制造方法,由于能够把空洞部形成得完全夹在上基板与下基板之间,所以能够在最终工序首先设置贯通孔而使空洞部与外部空气连通,能够在最终工序之前保护空洞部不受异物侵入。
附图说明
图1是本发明具有空洞部的电路基板的剖面图;
图2是本发明具有空洞部的电路基板的(A)仰视图和(B)俯视图。
图3是说明由本发明制造方法完成的具有空洞部电路基板的上基板制造工序的剖面图(A)~(E);
图4是说明由本发明制造方法完成的具有空洞部电路基板的下基板制造工序的剖面图(A)~(F);
图5是说明由本发明制造方法完成的具有空洞部电路基板的上基板与下基板贴合工序的剖面图(A)~(E);
图6是说明由本发明制造方法完成的具有空洞部电路基板的最终制造工序的剖面图(A)~(C);
图7是说明现有电路基板的剖面图;
图8是说明MEMS电路元件的剖面图;
图9是说明安装了MEMS电路元件的现有安装结构的剖面图。
符号说明
10电路基板    11上基板    12下基板    13粘接层    14空洞部
15a、15b通孔电极    16a、16b贯通孔    17第一电路图形
18a、18b通孔    19第二电路图形    20a、20b导电箔
21a、21b导电箔    31引导孔    32、33抗蚀剂层
34底涂层树脂    35外贴电极
具体实施方式
以下参照图1详细说明本发明的实施例。
首先,图1表示本发明具有空洞部的电路基板的剖面图。
具有空洞部的电路基板10包括:上基板11、下基板12、粘接层13、空洞部14、通孔电极15a、15b和贯通孔16a、16b。
上基板11是两表面粘接有导电箔20a、20b的玻璃环氧基板。在背面导电箔20b的任意位置蚀刻形成与空洞部相同形状的空洞图形的导电箔20b。把空洞图形的导电箔20b的周围用成为粘接层13的接合片等包围。
表面的导电箔20a具有第一电路图形17,第一电路图形17是通过曝光显影、蚀刻而形成。
下基板12是两表面粘接着导电箔21a、21b的玻璃环氧基板。背面的导电箔21b首先通过蚀刻而形成与空洞部相同形状的空洞图形的导电箔21b,把其周围用绝缘物即底涂层树脂34等填充,然后把空洞图形的导电箔21b蚀刻除去,以形成空洞部14。
表面的导电箔21a具有第二电路图形19,第二电路图形19是通过曝光显影、蚀刻而形成。
粘接层13使用使环氧类树脂在玻璃纤维布上半固化的叠加接合片(商品名),把两基板11、12的背面之间贴合而成为一个电路基板。
空洞部14是把下基板12背面形成的空洞图形的导电箔21b蚀刻除去而形成空洞并被包围它的底涂层树脂34和上基板11背面的与空洞部相同形状的空洞图形导电箔20b所包围的空间。也有把空洞图形的导电箔20b除去而使上基板11的表面露出的情况。
通孔电极15a、15b是把上基板11、下基板12和粘接层13贯通而形成通孔18a、18b,并把通孔进行了镀层处理的电极。在此如图所示,在电路基板10的两端形成有两个。通孔电极15a、15b把第一电路图形17和第二电路图形19的希望部位进行电连接。
贯通孔16a、16b是由NC机床形成的从上基板11或下基板12表面到达空洞部14两端的孔。贯通孔16a、16b可以仅在上基板11或下基板12形成,也可以在上基板11和下基板12分别分开设置。
空洞部14可以考虑作为MEMS话筒的音孔来利用,也能够作为MEMS非接触温度传感器等的检测孔来利用。
下面,图2是说明具体化的电路基板仰视图和俯视图。
图2(A)表示由下基板12表面的导电箔21a形成的第二电路图形19。四个角具有由贵金属镀层构成的A、B、C、D外贴电极,中央斜向表示的虚线是本发明的空洞部14。涂黑的四个圆是通孔电极15a、15b(剩下的两个没有符号)。
图2(B)表示由上基板11表面的导电箔20a形成的第一电路图形17。涂黑的四个圆是通孔电极15a、15b(剩下的两个没有符号)。涂黑的四个圆是通孔电极15a、15b(剩下的两个没有符号)而与A、B、C、D的外贴电极连接。中央斜向表示的虚线是本发明的空洞部14。由于是从背面看的,所以看起来向与图2(A)正交的方向倾斜。
具有膜片的MEMS等电路元件23使膜片与贯通孔16a相对地被固定在中央部的贯通孔16a之上,把电路元件23的各焊盘24与设置在第一电路图形17的各连接电极25用接合线连接。
该结构从电路基板10周边设置的贯通孔16b汇集声音并由空洞部14传播,且从贯通孔16a向电路元件23的膜片传递。关于膜片则与图8说明的相同。
下面参照图3~图5说明本发明具有空洞部的电路基板的制造方法。
本发明的制造方法包括:准备两面设置有导电箔的上基板的工序、把所述上基板一侧的所述导电箔进行蚀刻以形成预定的空洞图形的工序、准备两面设置有导电箔的下基板的工序、把所述下基板一侧的所述导电箔进行蚀刻以残留成为预定空洞部的部分的工序、把所述下基板的成为所述预定空洞部部分的所述导电箔周围用绝缘层填充并把成为所述预定空洞部部分的所述导电箔进行蚀刻以形成所述空洞部的工序、向所述上基板的所述预定空洞图形的周围附着粘接层的工序、把所述上基板和下基板用所述粘接层贴合而形成所述空洞部的工序。
首先参照图3说明上基板11的制造方法。
图3(A)准备在上基板11的两表面粘接有铜等导电箔20a、20b的玻璃环氧基板。导电箔20a、20b使用12μm的铜箔,上基板11使用0.06mm板厚度的。表面的导电箔20a是用于形成放置电路元件的第一电路图形而使用。背面的导电箔20b形成空洞图形并进行后述的接合片加工。上基板11在玻璃环氧树脂以外还能够从BT树脂、复合材料、玻璃聚酰亚胺树脂或纸酚醛树脂等印刷基板材料中选择。BT树脂是指以T成分(三嗪)为主要成分而与B成分(多官能马来酰亚胺化合物)或其他改性用化合物构成的高耐热加成聚合型热固性树脂的总称。复合材料是指把多个基板材料层合。上基板11在角部设置有在制造工序中进行定位的引导孔31。
图3(B)中,上基板11背面的导电箔20b使成为空洞图形的部分被抗蚀剂层32有选择地覆盖,进行空洞图形的图形形成。
图3(C)中,把抗蚀剂层32作为掩膜来蚀刻背面的导电箔20b,残留空洞图形的导电箔20b。空洞图形的导电箔20b与成为通孔电极一部分的导电箔20b一起被残留。空洞图形的导电箔20b的作用是为了通过残留导电箔20b而利用平坦性等使声音等的振动容易沿空洞部14的上面传播,且把空洞部14增强。
图3(D)中,把上基板11背面的导电箔20b侧整个面用接合片覆盖。该接合片被制作成粘接层13。
图3(E)中,利用激光加工把空洞图形的背面导电箔20b上的接合片有选择地除去,使空洞图形的导电箔20b周围的上基板11被填充。本工序由于使用CO2激光来把空洞图形的背面导电箔20b上的接合片除去,所以导电箔20b的表面被露出。由此,接合片向空洞部垂下而把空洞部14堵塞,防止变形。
接着参照图4说明下基板12的制造方法。
图4(A)准备在下基板12的两表面粘接着铜等导电箔21a、21b的玻璃环氧基板。导电箔21a、21b使用18μm的铜箔,下基板12使用0.1mm板厚度的。表面的导电箔21a是用于形成放置电路元件等的第二电路图形而使用。背面的导电箔21b是用于形成空洞部而使用。下基板12在玻璃环氧树脂以外还能够从BT树脂、复合材料、玻璃聚酰亚胺树脂或纸酚醛树脂等印刷基板材料中选择。BT树脂是指以T成分(三嗪)为主要成分而与B成分(多官能马来酰亚胺化合物)或其他改性用化合物构成的高耐热加成聚合型热固性树脂的总称。复合材料是指把多个基板材料层合。且下基板12也与上基板11同样地在角部设置有在制造工序中进行定位的引导孔31。
图4(B)中,下基板12背面的导电箔21b使成为空洞图形的部分被抗蚀剂层33有选择地覆盖,进行空洞图形的图形形成。
图4(C)中,把抗蚀剂层33作为掩膜来蚀刻背面的导电箔21b,而残留空洞图形的导电箔21b。
图4(D)中,向下基板12的整个背面涂布厚的底涂层树脂34等,把空洞图形的导电箔21b填埋。作为底涂层树脂34以聚酰亚胺树脂最适合,把液体状的聚酰亚胺树脂滴下并使用旋转工具进行相同扩展,并进行加热固化。
图4(E)中,把底涂层树脂34磨削到背面导电箔21b的厚度,使背面导电箔21b的表面露出。
图4(F)中,把露出的背面导电箔21b蚀刻除去,形成被底涂层树脂包围周围的空洞部14。即,把空洞图形背面的导电箔21b除去而原封不动地形成空洞部14。
因此,空洞部14能够利用背面导电箔21b的空洞图形而被制作成任意形状,例如能够实现螺旋状、喇叭状、弯曲状等。由于空洞部14的厚度依赖于背面导电箔21b的厚度,所以通过选择该厚度而能够形成任意厚度。
参照图5说明两基板的贴合工序。
图5(A)中,把上基板11的背面与下基板12的背面相对并使用引导孔31对准位置。
图5(B)中,把上基板11和下基板12利用粘接层13贴合而形成空洞部14。把上基板11和下基板12重叠并用液压机以3~5MPa一边加压一边在160~170℃下退火一小时,使粘接层13真正固化,把上基板11和下基板12用粘接层13粘接成一体,完成具有空洞部14的电路基板。
图5(C)中,使用NC机床和钻头等把上基板11、下基板12和粘接层13贯通,钻出用于形成通孔电极15a、15b的通孔15。
图5(D)中,对通孔使用通孔镀层而形成通孔电极15a、15b。把贴合好的上基板11和下基板12浸渍到钯溶液中,把两导电箔20a、21a作为电极而向通孔的内壁电镀铜,填充铜膏以形成通孔电极15a、15b。
图5(E)中,把上基板11和下基板12面向外侧的导电箔20a、21a用抗蚀剂层覆盖,把第一电路图形17的抗蚀剂层在上基板11的导电箔20a曝光显影、把第二电路图形19的抗蚀剂层在下基板12的导电箔21a曝光显影,把残留的抗蚀剂层作为掩膜同时蚀刻导电箔20a、21a。这时,由于空洞部14被粘接层13将上基板11和下基板12密封,所以蚀刻溶液不会侵入到空洞部14。在导电箔20a、21a是铜时,作为蚀刻溶液而使用氯化铁。具体的第一电路图形17和第二电路图形19被表示在图2。
最后参照图6说明电路基板的最终加工。
图6(A)中,把形成第一电路图形17和第二电路图形19所使用的抗蚀剂层剥离除去,覆盖新的抗蚀剂层,使进行外贴电极和电路元件接合电极等的表面处理的第一电路图形17和第二电路图形19露出。
图6(B)中,在露出的第一电路图形17和第二电路图形19的表面设置3μm的镍层和0.3μm的金属,进行外贴电极35和电路元件接合电极的表面处理。利用该镍层和金属则能够进行电路元件的固定、金属细线的焊接或锡焊。
图6(C)中,使用NC机床的异型铣床而形成从上基板11的表面贯通到空洞部14的贯通孔16a、16b。贯通孔16a、16b分别是半径0.6mm和半径1.7mm。贯通孔的孔加工在到空洞部14的上端近的位置停止。利用贯通孔16a、16b使空洞部14与外部空气连通。
然后如图2所示,把电路元件固定在上基板11的第一电路图形17的预定位置,使用接合线等连接。下基板12的第二电路图形19主要作为外贴电极35(图2的A、B、C、D所示)使用,在向印刷基板等进行表面安装时使用。

Claims (7)

1.一种具有空洞部的电路基板,其特征在于,具备:
上基板、
由所述上基板表面的所述导电箔形成的任意第一电路图形、所述上基板的背面设置的粘接片、
下基板、
由所述下基板表面的所述导电箔形成的任意第二电路图形、把所述下基板背面的所述导电箔除去而形成的空洞和其周围设置的绝缘层、
粘接所述上基板背面的所述粘接片与所述下基板背面的所述绝缘层而被所述上基板、所述下基板和所述绝缘层包围的空洞部、
连接所述上基板的所述第一电路图形与所述下基板的所述第二电路图形的通孔电极。
2.如权利要求1所述的具有空洞部的电路基板,其特征在于,所述空洞部设置把所述上基板或所述下基板贯通的贯通孔。
3.如权利要求2所述的具有空洞部的电路基板,其特征在于,在所述贯通孔之上配置电路元件的膜片。
4.一种具有空洞部的电路基板的制造方法,其特征在于,具备:
准备两面设置有导电箔的上基板的工序、
把所述上基板一侧的所述导电箔进行蚀刻以形成预定的空洞图形的工序、
准备两面设置有导电箔的下基板的工序、
把所述下基板一侧的所述导电箔进行蚀刻以残留成为预定空洞部的部分的工序、
把所述下基板的成为所述预定空洞部部分的所述导电箔周围用绝缘层填充并把成为所述预定空洞部部分的所述导电箔进行蚀刻以形成所述空洞部的工序、
向所述上基板的所述预定空洞图形的周围附着粘接层的工序、
把所述上基板和下基板用所述粘接层贴合而形成所述空洞部的工序。
5.一种具有空洞部的电路基板的制造方法,其特征在于,具备:
准备两面设置有导电箔的上基板的工序、
把所述上基板一侧的所述导电箔进行蚀刻以形成预定的空洞图形的工序、
准备两面设置有导电箔的下基板的工序、
把所述下基板一侧的所述导电箔进行蚀刻以残留成为预定空洞部的部分的工序、
把所述下基板的成为所述预定空洞部部分的所述导电箔周围用绝缘层填充并把成为所述预定空洞部部分的所述导电箔进行蚀刻以形成所述空洞部的工序、
向所述上基板的所述预定空洞图形的所述导电箔周围附着粘接层的工序、
把所述上基板和下基板用所述粘接层贴合而形成所述空洞部的工序、
形成把所述上基板和下基板贯通的通孔并形成通孔电极的工序、
把所述上基板和下基板面向外部的另一侧导电箔进行蚀刻而在所述上基板形成第一电路图形且在所述下基板形成第二电路图形的工序、
形成从所述上基板或下基板到达所述空洞部的贯通孔的工序。
6.如权利要求5所述的使用具有空洞部电路基板的电路装置的制造方法,其特征在于,接着上述工序而具备向所述第一电路图形配置电路元件的工序。
7.如权利要求6所述的使用具有空洞部电路基板的电路装置的制造方法,其特征在于,作为所述电路元件而把具有膜片的半导体元件组装到到达所述空洞部的贯通孔之上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102718179A (zh) * 2011-03-28 2012-10-10 美商明锐光电股份有限公司 微机电系统装置及其制造方法
CN102762034A (zh) * 2011-04-27 2012-10-31 欣兴电子股份有限公司 线路板制造方法及基层线路板
CN114466512A (zh) * 2021-12-24 2022-05-10 江苏普诺威电子股份有限公司 Mems埋容埋阻封装载板及其制作工艺

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8519542B2 (en) * 2010-08-03 2013-08-27 Xilinx, Inc. Air through-silicon via structure
KR101828063B1 (ko) 2011-05-17 2018-02-09 삼성전자주식회사 반도체 장치 및 그 형성방법
JP5668664B2 (ja) 2011-10-12 2015-02-12 船井電機株式会社 マイクロホン装置、マイクロホン装置を備えた電子機器、マイクロホン装置の製造方法、マイクロホン装置用基板およびマイクロホン装置用基板の製造方法
JP2016048768A (ja) * 2014-08-28 2016-04-07 日立化成株式会社 配線板及び半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214819A (ja) * 1998-01-28 1999-08-06 Sony Corp 配線板及びその製造方法
US7166910B2 (en) * 2000-11-28 2007-01-23 Knowles Electronics Llc Miniature silicon condenser microphone
JP2002237682A (ja) * 2001-02-08 2002-08-23 Cmk Corp 部品実装用凹部を備えた多層プリント配線板及びその製造方法
JP2002290032A (ja) * 2001-03-24 2002-10-04 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP4899269B2 (ja) * 2001-08-09 2012-03-21 株式会社村田製作所 電子部品ユニットおよびその製造方法
JP3941463B2 (ja) * 2001-11-06 2007-07-04 凸版印刷株式会社 多層プリント配線板の製造方法
CN1901758A (zh) * 2005-07-19 2007-01-24 青岛歌尔电子有限公司 电容式硅传声器
JP2007150514A (ja) * 2005-11-25 2007-06-14 Matsushita Electric Works Ltd マイクロホンパッケージ
JP2007250608A (ja) * 2006-03-14 2007-09-27 Element Denshi:Kk 中空部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法
JP4844294B2 (ja) * 2006-08-30 2011-12-28 パナソニック株式会社 複合配線基板
KR100817075B1 (ko) * 2006-11-09 2008-03-26 삼성전자주식회사 멀티스택 패키지 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102718179A (zh) * 2011-03-28 2012-10-10 美商明锐光电股份有限公司 微机电系统装置及其制造方法
CN102718179B (zh) * 2011-03-28 2016-02-10 苏州明皜传感科技有限公司 微机电系统装置及其制造方法
CN102762034A (zh) * 2011-04-27 2012-10-31 欣兴电子股份有限公司 线路板制造方法及基层线路板
CN114466512A (zh) * 2021-12-24 2022-05-10 江苏普诺威电子股份有限公司 Mems埋容埋阻封装载板及其制作工艺
CN114466512B (zh) * 2021-12-24 2023-08-22 江苏普诺威电子股份有限公司 Mems埋容埋阻封装载板及其制作工艺

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