KR20000008548A

KR20000008548A - 비아 홀의 어스펙트 비가 감소된 반도체소자

Info

Publication number: KR20000008548A
Application number: KR1019980028420A
Authority: KR
Inventors: 김광일
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-07-14
Filing date: 1998-07-14
Publication date: 2000-02-07

Abstract

비아 홀의 어스팩트 비가 감소된 반도체 소자에 관해 기재하고 있다. 이는, 반도체 기판 상에 형성된 도전층과, 상기 도전층 상에 제1 층간절연층을 개재하여 형성되고, 상기 도전층과는 상기 제1 층간절연층을 관통하는 제1 비아 홀을 통해 전기적으로 연결되는 제1 금속배선 및 상기 도전층과 상기 제1 금속배선 사이의 상기 제1 비아 홀 중간에 위치하여 상기 제1 비아 홀의 어스팩트 비를 감소시키는 제1 버퍼층 패턴을 구비한다. 따라서, 비아 홀에 증착되는 도전물질의 단차도포성이 개선되며, 신뢰성 있는 비아 홀의 제조가 가능하다.

Description

비아 홀의 어스펙트 비가 감소된 반도체 소자

본 발명은 반도체소자에 관한 것으로, 특히 어스팩트비를 감소시켜 신뢰성 있는 비아 홀을 가지는 반도체 소자에 관한 것이다.

최근, LSI 혹은 VLSI 기술의 발전에 따라, 반도체 장치는 다층 구조의 도전층을 갖는 것이 일반적이 되었다. 도전층을 다층 구조로 형성할 경우 상.하 도전층 사이의 절연층에 콘택 통로가 되는 비아 홀(Via hole)을 형성하여 하부도전층과 상부도전층을 연결한다.

이러한 비아홀은, 반도체기판이나 도전층 상에 형성된 층간절연층을 부분적으로 식각하여 반도체기판이나 도전층의 표면 일부를 노출시키는 것에 의해 형성된다.

도 1은 종래 기술에 따라 형성된 비아홀을 보여주는 단면도이다.

도면 참조부호 "1"은 반도체 기판을, "3"은 소자분리막을, "5"는 트랜지스터의 게이트를, "7"은 게이트 측벽 스페이서를, "9"는 트랜지스터의 소오스/드레인을, "11"은 게이트를 절연시키기 위한 절연층을, "13"은 제1 층간절연층을, "V1a, V1b, V1c, V1d"는 제1 층간절연층을 관통하는 제1 비아홀들을, "15a, 15b, 15c, 15d"는 제1 비아홀들을 매립하는 제1 플러그 도전층들을, "17a, 17b, 17c"는 제1 금속배선 패턴들을, "19"는 제2 층간절연층을, "V2a, V2b, V2c, V2d"는 제2 층간절연층을 관통하는 제2 비아홀들을, "21a, 21b, 21c, 21d"는 제2 비아홀들을 매립하는 제2 플러그 도전층들을, "23a, 23b, 23c"는 제2 금속배선 패턴들을, "25"는 제3 층간절연층을, "V3"은 제3 층간절연층을 관통하는 제3 비아홀을, "27"은 제3 플러 그 도전층을, "29"는 제3 금속배선을 각각 나타낸다.

도 1을 참조하면, 반도체 기판(1) 상에 형성된 트랜지스터의 게이트(5)와 소오스/드레인(9)은, 제1 비아홀(V1a, V1b, V1c, V1d)을 매립하는 제1 플러그 도전층들(15a, 15b, 15c, 15d)을 통해 제2 금속배선 패턴들(17a, 17b, 17c)과 전기적으로 접속된다. 또한, 제2 금속배선 패턴들(17a, 17b, 17c)은 제2 비아홀(V2a, V2b, V2c, V2d)을 매립하는 제2 플러그 도전층들(21a, 21b, 21c, 21d)을 통해 제3 금속배선 패턴들(23a, 23b, 23c)과 전기적으로 접속되고, 제3 금속배선(29)은 제3 비아홀(V3)을 매립하는 제3 플러그 도전층(27)을 통해 제2 금속배선 패턴 중 하나와 전기적으로 접속된다.

이와 같이 비아홀을 통해 아래·위의 금속배선을 전기적으로 연결함으로써 다층 구조의 도전층을 가지는 반도체 소자 제조가 가능하다.

그러나, 반도체 장치가 고집적화 되어감에 따라, 이러한 비아홀은 소자의 불량을 유발하는 요인으로 작용하게 된다. 이는, 고집적화로 인해 비아 홀의 직경이 작아지는데 비해 금속배선층 사이의 층간절연막은 일정 두께를 유지하여야 하고, 이로 인해, 직경에 대한 깊이의 비로 나타나는 어스펙트 비 (Aspect ratio)가 증가하기 때문이다. 어스팩트 비의 증가는, 비아 홀에 증착되는 도전물질의 단차도포성 (Step Coverage)에 악영향을 미치고, 비아 홀 내에 보이드(Void)가 형성되는 등의 여러가지 문제점을 유발한다.

본 발명이 이루고자 하는 기술적 과제는, 비아 홀의 어스팩트 비가 감소된 반도체 소자를 제공하는 것이다.

도 2는 본 발명에 따라 형성된 비아홀을 가지는 반도체 소자를 보여주는 단면도이다.

상기 과제를 이루기 위한 본 발명에 따른 반도체 소자는, 반도체 기판 상에 형성된 도전층과, 상기 도전층 상에 제1 층간절연층을 개재하여 형성되고, 상기 도전층과는 상기 제1 층간절연층을 관통하는 제1 비아 홀을 통해 전기적으로 연결되는 제1 금속배선 및 상기 도전층과 상기 제1 금속배선 사이의 상기 제1 비아 홀 중간에 위치하여 상기 제1 비아 홀의 어스팩트 비를 감소시키는 제1 버퍼층 패턴을 구비한다.

여기서, 상기 도전층은 반도체 기판 내에 형성된 트랜지스터의 소오스/드레인 또는 게이트일 수 있다.

상기 반도체 소자는 또한, 상기 제1 금속배선 상에 제2 층간절연층을 개재하여 형성되고, 상기 제1 금속배선과는 상기 제2 층간절연층을 관통하는 제2 비아 홀을 통해 전기적으로 연결되는 제1 금속배선, 및 상기 제1 금속배선과 상기 제2 금속배선 사이의 상기 제2 비아 홀 중간에 위치하여 상기 제2 비아 홀의 어스팩트 비를 감소시키는 제2 버퍼층 패턴을 더 구비할 수 있다.

상기 반도체 소자는 또한, 상기 제2 금속배선 상에 제3 층간절연층을 개재하여 형성되고, 상기 제2 금속배선과는 상기 제3 층간절연층을 관통하는 제3 비아 홀을 통해 전기적으로 연결되는 제3 금속배선을 더 구비할 수 있다.

상술한 바와 같이 본 발명에 따르면, 비아 홀의 어스펙트 비를 감소시킬 수 있으므로, 비아 홀에 증착되는 도전물질의 단차도포성이 개선되며, 신뢰성 있는 비아 홀의 제조가 가능하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도면 참조부호 "51"은 반도체 기판을, "53"은 소자분리막을, "55"는 트랜지스터의 게이트를, "57"은 게이트 측벽 스페이서를, "59"는 트랜지스터의 소오스/드레인을, "61"은 게이트를 절연시키기 위한 절연층을, "63"은 제1 층간절연층을, "V1a, V1b, V1c, V1d"는 제1 층간절연층을 관통하는 제1 비아홀들을, "65a, 65b, 65c, 65d"는 제1 비아홀들을 매립하는 제1 플러그 도전층들을, "67a, 67b, 67c, 67d"는 제1 버퍼층 패턴들을, "69"는 제2 층간절연층을, "V2a, V2b, V2c, V2d"는 제2 층간절연층을 관통하는 제2 비아홀들을, "71a, 71b, 71c, 71d"는 제2 비아홀들을 매립하는 제2 플러그 도전층들을, "73a, 73b, 73c"는 제1 금속배선 패턴들을, "75"는 제3 층간절연층을, "V3a, V3b, V3c, V3d"는 제3 층간절연층을 관통하는 제3 비아홀들을, "77a, 77b, 77c, 77d"는 제3 비아홀들을 매립하는 제3 플러그 도전층들을, "79a, 79b, 79c, 79d"는 제2 버퍼층 패턴들을, "81"은 제4 층간절연층을, "V4a, V4b, V4c, V4d"는 제4 층간절연층을 관통하는 제4 비아홀들을, "83a, 83b, 83c, 83d"는 제4 비아홀들을 매립하는 제4 플러그 도전층들을, "85a, 85b, 85c"는 제2 금속배선 패턴들을, "87"은 제5 층간절연층을, "V5"는 제5 층간절연층을 관통하는 제5 비아홀을, "89"는 제5 플러그 도전층을, "91"은 제3 금속배선 패턴을 각각 나타낸다.

도 2를 참조하면, 반도체 기판(51) 상에 게이트(55), 소오스/드레인(59)을 구비하는 트랜지스터가 형성되어 있다. 상기 트랜지스터 상에는 그 내부에 제1 비아 홀들(V1a, V1b, V1c, V1d)을 가지는 제1 층간절연층(63)이 형성되어 있으며, 상기 제1 층간절연층(63) 상에는 제1 비아 홀들을 통해 상기 트랜지스터의 게이트(55) 또는 소오스/드레인(59)과 연결되는 제1 버퍼층 패턴(67a, 67b, 67c, 67d)이 형성되어 있다. 여기서, 상기 제1 비아 홀들은 제1 플러그 도전층(65a, 65b, 65c, 65d)으로 매립되어 있다.

상기 제1 층간절연층(63) 및 상기 제1 버퍼층 패턴(67a, 67b, 67c, 67d) 상에는 그 내부에 제2 비아 홀(V2a, V2b, V2c, V2d)을 가지는 제2 층간절연층(69) 형성되어 있으며, 상기 제2 층간절연층(69) 상에는 상기 제2 비아 홀을 통해 상기 제1 버퍼층 패턴(67a, 67b, 67c, 67d)과 연결되는 제1 금속배선 패턴(73a, 73b, 73c)이 형성되어 있다. 여기서, 상기 제2 비아 홀들은 제2 플러그 도전층(71a, 71b, 71c, 71d)으로 매립되어 있다.

상기 제2 층간절연층(69) 및 제1 금속배선 패턴(73a, 73b, 73c) 상에는, 그 내부에 제3 비아 홀(V3a, V3b, V3c, V3d)을 가지는 제3 층간절연층(75)이 형성되어 있으며, 상기 제3 층간절연층(75) 상에는 상기 제3 비아 홀을 통해 상기 제1 금속배선 패턴(73a, 73b, 73c)과 연결되는 제2 버퍼층 패턴(79a, 79b, 79c, 79d)이 형성되어 있다. 여기서, 상기 제3 비아 홀들은 제3 플러그 도전층(77a, 77b, 77c, 77d)으로 매립되어 있다.

상기 제3 층간절연층(75)과 상기 제2 버퍼층 패턴(79a, 79b, 79c, 79d) 상에 는, 그 내부에 제4 비아 홀(V4a, V4b, V4c, V4d)을 가지는 제4 층간절연층(81)이 형성되어 있으며, 상기 제4 층간절연층(41) 상에는 상기 제4 비아 홀을 통해 상기 제2 버퍼층 패턴(79a, 79b, 79c, 79d)과 연결되는 제2 금속배선 패턴(85a, 85b, 85c)이 형성되어 있다. 여기서, 상기 제4 비아 홀들은 제4 플러그 도전층(83a, 83b, 83c, 83d)으로 매립되어 있다.

상기 제4 층간절연층(81)과 상기 제2 금속배선 패턴(85a, 85b, 85c) 상에는, 그 내부에 제5 비아 홀(V5)을 가지는 제5 층간절연층(87)이 형성되어 있으며, 상기 제5 층간절연층(87) 상에는 상기 제5 비아 홀을 통해 상기 제2 금속배선 패턴(85c)과 연결되는 제3 금속배선 패턴(91)이 형성되어 있다.

본 발명에 따르면, 반도체 기판에 형성된 도전층 예컨대 게이트(55) 또는 소오스/드레인(59)과 이들에 신호를 인가하기 위한 제1 금속배선 패턴들(73a, 73b, 73c) 사이에, 제1 버퍼층 패턴들(67a, 67b, 67c, 67d)이 형성되어 있다. 이에 의해, 제1 금속배선 패턴들(73a, 73b, 73c)과 소오스/드레인(59)을 연결하기 위한 비아 홀은 제1 비아 홀(V1a, V1b, V1c, V1d)과 제2 비아 홀(V2a, V2b, V2c, V2d)로 나뉘어진다. 따라서, 직경에 대한 깊이의 비로 나타나는 어스펙트 비가 종래의 경우보다 감소된다.

마찬가지로, 제1 금속배선 패턴들(73a, 73b, 73c)과 제2 금속배선 패턴들(85a, 85b, 85c) 사이에, 제2 버퍼층 패턴들(67a, 67b, 67c, 67d)이 형성되어 있다. 이에 의해 제1 및 제2 금속배선 패턴들을 연결하기 위한 비아 홀이 제3 비아 홀(V3a, V3b, V3c, V3d)과 제4 비아 홀(V4a, V4b, V4c, V4d)로 나뉘어지므로, 어스펙트 비가 감소된다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 다층의 금속배선을 채용한 반도체 소자에 있어서 트랜지스터의 게이트 또는 소오스/드레인과 같은 도전층과 금속배선 사이 및/또는 금속배선과 금속배선을 연결하는 비아 홀의 중간에 버퍼층 패턴을 형성함으로써, 비아 홀의 어스펙트 비를 감소시킬 수 있다. 따라서, 비아 홀에 증착되는 도전물질의 단차도포성이 개선되며, 비아 홀 내에 보이드 등이 형성되지 않으므로 신뢰성 있는 비아 홀의 제조가 가능하다.

Claims

다층의 금속배선을 채용한 반도체 소자에 있어서,

반도체 기판 상에 형성된 도전층;

상기 도전층 상에 제1 층간절연층을 개재하여 형성되고, 상기 도전층과는 상기 제1 층간절연층을 관통하는 제1 비아 홀을 통해 전기적으로 연결되는 제1 금속배선; 및

상기 도전층과 상기 제1 금속배선 사이의 상기 제1 비아 홀 중간에 위치하여 상기 제1 비아 홀의 어스팩트 비를 감소시키는 제1 버퍼층 패턴을 구비하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 도전층은 반도체 기판 내에 형성된 트랜지스터의 소오스/드레인 또는 게이트인 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 반도체 소자는,

상기 제1 금속배선 상에 제2 층간절연층을 개재하여 형성되고, 상기 제1 금속배선과는 상기 제2 층간절연층을 관통하는 제2 비아 홀을 통해 전기적으로 연결되는 제1 금속배선; 및

상기 제1 금속배선과 상기 제2 금속배선 사이의 상기 제2 비아 홀 중간에 위치하여 상기 제2 비아 홀의 어스팩트 비를 감소시키는 제2 버퍼층 패턴을 더 구비하는 것을 특징으로 하는 반도체 소자.
제3항에 있어서, 상기 반도체 소자는,

상기 제2 금속배선 상에 제3 층간절연층을 개재하여 형성되고, 상기 제2 금속배선과는 상기 제3 층간절연층을 관통하는 제3 비아 홀을 통해 전기적으로 연결되는 제3 금속배선을 더 구비하는 것을 특징으로 하는 반도체 소자.
제4항에 있어서, 상기 제1 내지 제3 비아 홀들은 플러그 도전층으로 매립된 것을 특징으로 하는 반도체 소자.
다층의 금속배선을 채용한 반도체 소자에 있어서,

반도체 기판에 형성된 도전층;

상기 도전층 상에 형성되고 그 내부에 제1 비아 홀을 가지는 제1 층간절연층;

상기 제1 층간절연층 상에 형성되고, 상기 제1 비아 홀을 통해 상기 도전층과 연결되는 제1 버퍼층 패턴;

상기 제1 층간절연층 및 상기 제1 버퍼층 패턴 상에 형성되고, 그 내부에 제2 비아 홀을 가지는 제2 층간절연층; 및

상기 제2 층간절연층 상에 형성되고, 상기 제2 비아 홀을 통해 상기 제1 버퍼층 패턴과 연결되는 제1 금속배선 패턴을 구비하는 것을 특징으로 하는 반도체 소자.
제6항에 있어서, 상기 반도체 소자는,

상기 제2 층간절연층 및 제1 금속배선 패턴 상에 형성되고, 그 내부에 제3 비아 홀을 가지는 제3 층간절연층;

상기 제3 층간절연층 상에 형성되고, 상기 제3 비아 홀을 통해 상기 제1 금속배선 패턴과 연결되는 제2 버퍼층 패턴;

상기 제3 층간절연층과 상기 제2 버퍼층 패턴 상에 형성되고, 그 내부에 제4 비아 홀을 가지는 제4 층간절연층; 및

상기 제4 층간절연층 상에 형성되고, 상기 제4 비아 홀을 통해 상기 제2 버퍼층 패턴과 연결되는 제2 금속배선 패턴을 더 구비하는 것을 특징으로 하는 반도체 소자.
제7항에 있어서, 상기 반도체 소자는,

상기 제4 층간절연층과 상기 제2 금속배선 패턴 상에 형성되고, 그 내부에 제5 비아 홀을 가지는 제5 층간절연층; 및

상기 제5 층간절연층 상에 형성되고, 상기 제5 비아 홀을 통해 상기 제2 금속배선 패턴과 연결되는 제3 금속배선 패턴을 더 구비하는 것을 특징으로 하는 반도체 소자.