CN105047600B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提供了一种用于形成半导体结构的方法。根据一些实施例，该方法包括提供衬底和形成在衬底上方的导电部件；在导电部件上方形成低k介电层；形成与导电部件对准的接触沟槽；以及选择性生长密封层，其中，密封层是形成在接触沟槽的侧壁上的单分子层。本发明还提供了半导体结构。

Description

半导体结构及其制造方法

相关申请的交叉引用

本发明涉及以下共同转让的专利申请，其全部内容结合于此作为参考：2014年3月21日提交的标题为“Semiconductor Structure and Method Making the Same”的第14/222/295号(代理人卷号TSMC2013-1809/24061.2750)美国专利申请。

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及半导体结构及其制造方法。

背景技术

半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多代IC，其中，每代IC都具有比前一代IC更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造过程中的类似的发展。

在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件或线)减小的同时，功能密度(即，单位芯片面积上的互连器件的数量)普遍增加。该按比例缩小的工艺通常通过提高生产效率以及降低相关成本提供益处。这种按比例缩小还产生了相对较高的功耗值，这可以通过使用诸如互补金属氧化物半导体(CMOS)器件的低功耗器件来解决。CMOS器件通常形成有导电部件、蚀刻停止层、密封层和/或势垒层。期望当部件尺寸不断减小时降低电阻并改善器件性能。因此，期望具有用于半导体器件中的密封层的改进的方法和结构。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成半导体结构的方法，包括：提供衬底和在所述衬底上方形成有导电部件；在所述导电部件上方形成低k介电层；形成与所述导电部件对准的接触沟槽；以及选择性地生长密封层，其中，所述密封层是形成在所述接触沟槽的侧壁上的单分子层。

在该方法中，使用选自由原子层沉积和化学汽相沉积所组成的组的方法选择性地生长所述密封层。

在该方法中，将沉积压力控制在约10托到约60托的范围内。

在该方法中，沉积温度在约200℃到约450℃的范围内。

在该方法中，使用含Si前体R-SiCl3通过以下反应来选择性地生长所述密封层：R-SiCl₃+Si-OH→Si-O-SiR+HCl，其中，R是烷基链。

在该方法中，所述含Si前体包括十八烷基三氯硅烷CH₃(CH₂)₁₇SiCl₃。

在该方法中，所述含Si前体的流速在约200sccm到约2000sccm的范围内。

在该方法中，所述密封层与所述接触沟槽的侧壁自对准，以及其中，所述密封层包括：亲水侧面，由所述含Si前体的亲水基团和所述接触沟槽的侧壁上的-OH基团之间的反应形成，所述亲水侧面与所述低k介电层直接接触，以及疏水侧面，背对所述接触沟槽的侧壁。

该方法进一步包括：在所述导电部件和蚀刻停止层之间形成覆盖层，所述覆盖层与所述导电部件的顶面自对准。

该方法进一步包括：在所述低k介电层和所述导电部件之间形成蚀刻停止层。

该方法进一步包括：形成与所述密封层和所述接触沟槽的底部共形的势垒层。

根据本发明的另一方面，提供了一种形成半导体结构的方法，包括：提供衬底和在所述衬底上方形成有导电部件；在所述导电部件上方形成蚀刻停止层；在所述蚀刻停止层上方形成低k介电层；蚀刻所述低k介电层和所述蚀刻停止层以在所述低k介电层中形成与所述导电部件对准的接触沟槽；以及使用含Si前体形成含Si密封层，其中，所述密封层与所述接触沟槽的侧壁表面自对准且共形。

在该方法中，所述含Si密封层由所述含Si前体与所述接触沟槽的侧壁表面上的-OH基团之间的反应形成，以及其中，所述含Si密封层是自组装单分子层。

该方法进一步包括：在所述导电部件和所述蚀刻停止层之间形成覆盖层，其中，蚀刻所述蚀刻停止层停止于所述覆盖层的顶面处。

根据本发明的又一方面，提供了一种半导体结构，包括：半导体衬底和形成在所述衬底上方的导电部件；蚀刻停止层，形成在所述导电部件上方；低k介电层，形成在所述蚀刻停止层上方；接触沟槽，形成为穿过所述低k介电层和所述蚀刻停止层；以及自组装密封层，形成在所述接触沟槽的侧壁上，其中，所述自组装密封层是单分子层。

在该半导体结构中，所述自组装密封层包括：亲水侧面，所述亲水侧面与所述低k介电层自对准且直接接触，以及疏水侧面，背对所述接触沟槽的侧壁。

在该半导体结构中，所述自组装密封层是厚度在约到约的范围内的自组装含Si密封层。

在该半导体结构中，所述自组装含Si密封层具有以下组分：在约10％到约20％的范围内的Si、在约20％到约40％的范围内的O以及在约40％到约70％的范围内的C。

该半导体结构进一步包括：覆盖层，形成在所述导电部件和所述蚀刻停止层之间，其中，所述覆盖层与所述导电部件的顶面自对准，以及所述接触沟槽暴露所述覆盖层的顶面。

该半导体结构进一步包括：势垒层，形成在所述自组装密封层上方，其中，所述势垒层与所述自组装密封层和所述接触沟槽的底部共形。

附图说明

当结合附图进行阅读时，通过以下详细描述可以更好滴理解本发明的各方面。应该注意的是，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图4是根据一些实施例示出处于各个制造步骤的包括密封层的半导体结构的示意性截面侧视图。

图5是根据一些实施例示出包括密封层和覆盖层的半导体结构的示意性截面侧视图。

图6是根据一些实施例示出用于形成包括密封层的半导体结构的示例性方法的流程图。

具体实施方式

以下公开内容提供了许多用于实施所提供的主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚，而且其本身没有规定所讨论的各个实施例和/或结构之间的关系。

而且，为了便于描述，诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语在本文中可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间相对描述符可以同样地进行相应的解释。

图1至图4是根据本发明的一些实施例示出处于各个制造步骤的包括密封层的半导体结构100的示意性截面侧视图。应该注意，半导体结构100可以形成为半导体器件的一部分。也可以使用CMOS工艺流程制造半导体结构100。

参考图1，提供了一种半导体结构100。在一些实施例中，半导体结构100包括衬底102、设置在衬底102上的第一低k介电层104、形成在第一低k介电层104上的蚀刻停止层(ESL)112、和形成在ESL112上的第二低k介电层114。在一些实施例中，如图1所示，在第一低k介电层104中形成导电部件106。在一些实施例中，可以沿着导电部件106的侧壁形成一个或多个层，例如，密封层108和/或势垒层110。在一些实施例中，也可以在第一低k介电层104中形成栅极结构(未示出)，例如，金属栅极(MG)或多晶硅栅极结构。

在一些实施例中，衬底102可以是硅晶圆。衬底102也可以包括另一元素半导体，诸如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。在一些可选实施例中，衬底102包括绝缘体上半导体(SOI)。在一些实施例中，可以在衬底102上方形成介电层。在一些实施例中，介电层可以包括氧化硅。在一些实施例中，介电层可以另外地或可选地包括氮化硅、氮氧化硅、或其他合适的介电材料。

衬底102也可以包括由诸如离子注入和/或扩散的工艺所实现的各种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区(LDD)、重掺杂源极和漏极(S/D)、以及配置为形成各种集成电路(IC)器件的各种沟道掺杂轮廓，各种IC器件为诸如互补金属氧化物半导体场效应晶体管(CMOSFET)、成像传感器和/或发光二极管(LED)。衬底102还可以包括形成在衬底中和衬底上的诸如电阻器或电容器的其他功能部件。在一些实施例中，衬底102还可以包括提供为将形成在衬底102中的各种器件分隔开的横向隔离部件。隔离部件可以包括限定和电隔离功能部件的浅沟槽隔离(STI)部件。在一些实例中，隔离区可以包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。可以通过任何合适的工艺形成隔离区。衬底102还可以包括其他部件，诸如设置在S/D上的硅化物和位于沟道上面的栅叠层。

参考图1，第一低k介电层104可以是层间介电(ILD)层。在一些实施例中，第一低k介电层104可以包括氧化硅、掺氟硅玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在一些实施例中，第一低k介电层104可以包括单层或多层。在一些实施例中，可以使用诸如化学汽相沉积(CVD)、原子层沉积(ALD)和旋涂技术的合适技术形成第一低k介电层104。

仍然参考图1，导电部件106可以包括金属接触件、金属通孔或金属线。在一些可选实施例中，导电部件106包括电容器的电极、电阻器或电阻器的一部分。在一些实施例中，导电部件106可以包括铜(Cu)、铝(Al)、钨(W)、任何合适的材料或它们的组合。在一些实施例中，如图1所示，沿导电部件106的侧壁所形成一个或多个层(例如，密封层108和/或势垒层110)以防止扩散和/或提供材料粘附性。在一些实施例中，密封层108可以包括氧化物层或氮化物层。在一些实施例中，势垒层110可以包括选自由铝(Al)、铜(Cu)、钛(Ti)、钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮硅化钛(TiSiN)、氮硅化钽(TaSiN)和它们的组合所组成的组的一种或多种材料。势垒层110也可以包括导电但是不允许第一低k介电层104和导电部件106之间的相互扩散和反应的一种或多种金属材料。势垒层110可以包括难熔金属及其氮化物。

在一些实施例中，可以通过包括光刻、蚀刻和沉积的步骤形成导电部件106、密封层108和势垒层110。例如，可以使用光刻工艺图案化第一低k介电层104。可以实施一种或多种蚀刻工艺(例如，干蚀刻工艺、湿蚀刻工艺或它们的组合)以形成接触沟槽。然后，可以通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、金属有机化学汽相沉积(MOCVD)、和原子层沉积(ALD)、其他合适的技术或它们的组合沉积导电部件106、密封层108和势垒层110。CMP工艺可以用于形成低k介电层104和导电部件106的共面的表面。

仍然参考图1，在低k介电层104和导电部件106的共面的表面上形成蚀刻停止层(ESL)112。在一些实施例中，ESL112包括一种或多种金属元素M，氧(O)、氢(H)、碳(C)和硼(B)。在一些实施例中，一种或多种金属元素M选自由铝(Al)、钛(Ti)、钽(Ta)、锰(Mn)、镍(Ni)和钌(Ru)所组成的组。在一些实例中，ESL112包括诸如M_xC_yN_z的一种或多种材料。在一些实施例中，ESL112可以包括选自由硅(Si)、氧(O)、氢(H)、碳(C)和氮(N)所组成的组的一种或多种元素。在一些实例中，ESL112包括诸如Si_xO_yC_z或M_xC_yN_z的一种或多种材料。在一些实施例中，在一个或多个随后的蚀刻工艺的过程中，ESL112具有超过低k介电层114的合适的蚀刻选择性，以形成接触沟槽。在一些实施例中，可以使用诸如CVD、PVD、ALD或外延生长工艺的任何合适的技术沉积ESL112。在一些实施例中，ESL112的厚度在约到约的范围内。

尽管在图1中仅示出了一个ESL112，但是半导体结构100也可以包括多个ESL以提供不同的蚀刻选择性。当在半导体结构100中形成多个ESL时，多于一个的蚀刻步骤可以用于蚀刻多个ESL以形成接触沟槽。

仍然参考图1，第二低k介电层114形成在ESL112上。在一些实施例中，第二低k介电层114可以是层间介电(ILD)层。在一些实施例中，第二低k介电层114可以包括氧化硅、掺氟硅玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在一些实施例中，第二低k介电层114可以包括单层或多层。在一些实施例中，可以使用诸如CVD、ALD和旋涂技术的合适的技术来形成第二低k介电层114。

参考图2，蚀刻第二低k介电层114以在第二低k介电层114中形成与导电部件106对准的一个或多个接触沟槽116。在一些实施例中，可以通过光刻工艺和一个或多个蚀刻工艺来形成接触沟槽116。光刻工艺用于图案化低k介电层114。在一些实例中，蚀刻工艺包括使用诸如基于C_xH_yF_z的材料的合适的蚀刻剂的一个或多个干蚀刻工艺，以选择性地去除接触区中的第二低k介电层114和ESL112，从而形成一个或多个接触沟槽116。基于C_xH_yF_z的材料可以包括二氟甲烷(CH₂F₂)。可以使用单独的蚀刻工艺去除低k介电层114和ESL112。

然后，可以对接触沟槽116实施湿式清洗步骤以去除通过蚀刻工艺所剩余的基于C_xH_yF_z的材料。湿式清洗步骤可以使用基于水(H₂O)的溶液。在蚀刻工艺和湿式清洗步骤之后，导电部件106的顶面可以暴露于接触沟槽116中。

如图2所示，在一些实施例中，因为低k介电层114包括诸如硅(Si)、O、C和H的一种或多种元素，所以在进行蚀刻以形成接触沟槽116之后，接触沟槽116的侧壁表面可以包括来自低k介电层114的-OH基团。在对接触沟槽116实施湿式清洗工艺之后，低k介电材料的表面可以吸收来自湿式清洗工艺的溶液的水，使得诸如-OH基团的悬空键(dangling bond)可以形成在接触沟槽116的侧壁表面上。

参考图3，使用诸如热CVD工艺或ALD工艺的沉积方法形成密封层120。在一些实施例中，使用CVD工具的腔室沉积密封层120，并且在沉积期间将腔室的压力控制在约10托到约60托的范围内。在一些实施例中，沉积方法可以使用一种或多种含Si前体，且含Si前体的流速在约200sccm到约2000sccm的范围内。在一些实施例中，可以在约200℃到约450℃的范围内的温度下进行沉积工艺。也可以使用ALD工艺沉积密封层120以形成单分子层(monolayer)120。

在一些实施例中，含Si前体可以包括亲水基团，亲水基团配置为直接通过化学吸附接合至位于接触沟槽116的侧壁上的-OH基团。含Si前体也可以包括疏水基团，诸如烷基链。在一些实施例中，密封层120形成为自组装单分子层，该自组装单分子层位于低k介电层114的暴露于接触沟槽116的侧壁表面上。如图3所示，密封层120可以包括由-OH基团和含Si前体的亲水基团之间的反应所形成的亲水侧面。亲水侧面可以形成为与低k介电层114直接接触。密封层120也可以包括疏水侧面，疏水侧面包括背对接触沟槽的侧壁表面的疏水链。因为疏水链之间的范德华相互作用可以相互排斥，所以可以在低k介电层114的侧壁表面上井然有序地形成密封层120。

在一些实例中，含Si前体包括一种或多种高阶硅烷：R-Si-Cl₃，其中，R表示包括碳(C)和氢(H)的烷基链。在一些实例中，烷基链可以是C_nH_2n+1、C_nH_2n-1或C_nH_4n-1。在一些实例中，含Si前体包括十八烷基三氯硅烷(ODTS)：CH₃(CH₂)₁₇SiCl₃。在一些实施例中，可以使用反应式1示出密封层120的形成：

R-SiCl₃+Si-OH→Si-O-SiR+HCl (1)

在一些实施例中，密封层120包括Si-O-SiR，其中，R是烷基链。在一些实施例中，可以使用反应式2示出使用ODTS形成密封层：

CH₃(CH₂)₁₇-SiCl₃+Si-OH→Si-O-Si-CH₃(CH₂)₁₇+HCl (2)

在反应期间，可以易于以气体形式释放副产物HCl。在一些实施例中，密封层120包括诸如Si、O、和C的一种或多种元素。在一些实例中，Si的百分含量在约10％到约20％的范围内。O的百分含量在约20％到约40％的范围内。C的百分含量在约40％到约70％的范围内。在一些实施例中，密封层120的厚度在约到约的范围内。

仍然参考图3，在一些实施例中，因为-OH基团形成在低k介电层114的蚀刻部分的表面上(例如，表面130)，所以密封层120是形成为与低k介电层114的暴露于接触沟槽116的表面(例如，图3的表面130)直接接触的自对准层。自对准密封层120与接触沟槽116的侧壁共形。在一些实施例中，因为ESL层112的侧壁上可能存在由湿式清洗工艺所产生的-OH基团，所以密封层120也可以形成为与ESL层112的蚀刻部分的侧壁(例如，表面132)直接接触并共形。在一些实施例中，由于在接触沟槽的底部缺乏-OH基团，所以在接触沟槽116的底部(例如，表面134)上没有形成密封层120。接触沟槽的底部上和层间导电部件之间缺少密封层可以有效地降低接触电阻从而改善器件性能。

参考图4，在密封层120上形成势垒层122以进一步防止金属扩散和/或提供材料粘附性。在一些实施例中，势垒层122也形成在ESL112的暴露部分(例如，图3的表面132)和导电部件106的暴露顶面(例如，图3的顶面134)上。在一些实施例中，势垒层122可以包括一种或多种金属材料，该金属材料导电但是不允许第二低k介电层114和将沉积在接触沟槽116中的导电部件之间的相互扩散和反应。在一些实施例中，势垒层122包括选自由铝(Al)、铜(Cu)、钛(Ti)、钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮硅化钛(TiSiN)、氮硅化钽(TaSiN)和它们的组合所组成的组的一种或多种材料。在一些实施例中，可以使用PVD方法形成势垒层122。在本发明的一些实施例中，势垒层122是可选择的，因为密封层120可以足以防止填充到接触沟槽116中的导电部件和低k介电层114之间的材料扩散。

图5是根据一些实施例示出包括密封层120和覆盖层202的半导体结构200的示意性截面侧视图。半导体结构200的其他材料层和制造工艺基本上类似于半导体结构100的那些材料层和制造工艺。应该理解，因为在本发明中覆盖层202是可选择的，所以半导体200是半导体100的可选实施例。

在一些实施例中，覆盖层202包括钴(Co)覆盖层。在一些可选实施例中，覆盖层202包括锰(Mn)、镍(Ni)、钌(Ru)、钛(Ti)和/或它们的组合中的至少一层。在一些实施例中，可以使用诸如CVD或ALD的任何合适的技术沉积覆盖层202。在一些实施例中，覆盖层202的厚度在约到约的范围内。在一些实施例中，如图5所示，在导电部件106上选择性地生长覆盖层202以覆盖导电部件106。因此，覆盖层202与导电部件106自对准。覆盖层202可以有效地降低接触电阻且避免互连结构的不同层之间的电迁移。覆盖层202还可以提供导电部件106和形成在导电部件上的随后的层(诸如，ESL112)之间良好的内在粘附性，使得可以改善半导体结构的材料集成性(integration)。在一些实施例中，对低k介电层114和ESL112所实施的一个或多个蚀刻工艺可以停止于覆盖层202的表面处，使得在一个或多个蚀刻工艺期间不会损害覆盖层202的顶面。在一些实施例中，半导体结构200中的密封层120和其他材料层的形成、材料组成和厚度基本上类似于关于图3至图4所描述的半导体结构100的那些形成、材料组成和厚度。

图6是根据本发明的一些实施例示出用于形成包括密封层120的半导体结构100和/或200的示例性方法300的流程图。方法300包括用于提供半导体结构的工艺302、用于蚀刻低k介电层和ESL以形成接触沟槽的工艺304、用于形成自对准密封层的工艺306和用于形成势垒层的可选择工艺308。应该理解，可以在图6的方法300之前、期间和之后提供额外的工艺，并且本文中可以简略描述一些其他工艺。

在工艺302中，提供了半导体结构(本发明的半导体结构100或200)。在一些实施例中，半导体结构包括衬底102、形成在衬底上方的导电部件106、形成在导电部件106上的ESL112、形成在ESL112上的低k介电层114。在一些实施例中，半导体结构可以包括多个ESL。在一些实施例中，半导体结构可以包括形成为与导电部件106自对准的覆盖层，例如，半导体部件200的覆盖层202。

在工艺304中，蚀刻低k介电层114和ESL112以形成一个或多个接触沟槽116。在一些实施例中，当仅存在一层ESL112时，蚀刻工艺可以包括干蚀刻工艺以去除接触区中的低k介电层114和ESL112。在一些实施例中，当存在多层ESL时，蚀刻工艺可以包括多于一个蚀刻步骤以去除多个ESL。可以对低k介电层114和ESL112选择性地实施干蚀刻而不蚀刻导电部件106。在一些实施例中，当存在覆盖层202时，蚀刻工艺可以被控制以停止于覆盖层202的顶面处。

在工艺306中，实施沉积工艺以在低k介电层114的暴露于接触沟槽116中的表面上形成密封层120。在一些实施例中，密封层120是与低k介电层114的侧壁表面(例如，图3的表面130)直接接触且共形的自对准层。在一些实施例中，密封层120也与蚀刻的ESL112的侧壁表面(例如，图3的表面132)直接接触且共形。在一些实施例中，通过含Si前体(例如，ODTS)和位于低k介电层114和/或ESL112的侧壁表面上的-OH基团之间的化学吸附反应来形成密封层120。因此，密封层120是井然有序且自组装的单分子层。

在可选择工艺308中，如图4所示，在密封层120和导电部件106的顶面上进一步形成势垒层122，以进一步防止金属扩散和/或提供材料粘附性。因为密封层120足以防止填充到接触沟槽116中的导电部件和低k介电层114之间的材料扩散，所以在本发明中势垒层122是可选择的。

尽管没有示出，但是应该理解，实施一个或多个随后的工艺以制造半导体器件。在一些实例中，该方法还包括在势垒层上沉积金属层以填充接触沟槽；以及实施化学机械抛光(CMP)工艺以在沟槽中形成接触金属。在CMP工艺之后，接触金属和介电层是共面的。

本发明描述了用于在半导体器件中形成密封层的机制。该机制涉及形成接触沟槽，以及在接触沟槽的侧壁上形成密封层。在一些实施例中，在接触沟槽的底部上没有形成密封层。可以使用诸如CVD方法或ALD方法的沉积方法来形成密封层。该机制提供了与接触沟槽的侧壁自对准且共形的密封层。该机制还提供了一种密封层，该密封层为形成在接触沟槽的侧壁上的自对准且井然有序的单分子层。

本发明提供了一种用于形成半导体结构的方法。根据一些实施例，该方法包括提供衬底和形成在衬底上方的导电部件；在导电部件上方形成低k介电层；形成与导电部件对准的接触沟槽；以及选择性地生长密封层，其中，密封层是形成在接触沟槽的侧壁上的单分子层。

本发明提供了一种用于形成半导体结构的方法。根据一些实施例，该方法包括提供衬底和形成在衬底上方的导电部件；在导电部件上方形成蚀刻停止层；在蚀刻停止层上方形成低k介电层；蚀刻低k介电层以在低k介电层中形成与导电部件对准的接触沟槽；将低k介电层中的接触沟槽用作蚀刻掩模，对蚀刻停止层进行蚀刻，以使接触沟槽延伸穿过蚀刻停止层；以及使用含Si前体形成含Si密封层。在一些实施例中，密封层与接触沟槽的侧壁表面自对准且共形。

本发明提供了一种半导体结构。根据一些实施例，该结构包括半导体衬底和形成在衬底上方的导电部件；形成在导电部件上方的蚀刻停止层；形成在蚀刻停止层上方的低k介电层；形成穿过低k介电层和蚀刻停止层的接触沟槽；以及形成在接触沟槽的侧壁上的自组装密封层。在一些实施例中，自组装密封层是单分子层。

上面概述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (16)

1.一种形成半导体结构的方法，包括：

提供衬底和在所述衬底上方形成有导电部件；

在所述导电部件上方形成低k介电层；

在所述低k介电层和所述导电部件之间形成蚀刻停止层；

蚀刻所述低k介电层和所述蚀刻停止层以形成与所述导电部件对准的接触沟槽，其中，所述导电部件的部分暴露于所述接触沟槽内；

对所述接触沟槽实施湿式清洗工艺以在所述蚀刻停止层的侧壁上产生-OH基团；以及

在暴露于所述接触沟槽的所述低k介电层和所述蚀刻停止层的侧壁上选择性地生长密封层，其中，所述密封层是形成在所述接触沟槽的侧壁上的单分子层，同时所述导电部件的所述部分暴露于所述接触沟槽内。

2.根据权利要求1所述的方法，其中，使用选自由原子层沉积和化学汽相沉积所组成的组的方法选择性地生长所述密封层。

3.根据权利要求2所述的方法，其中，将沉积压力控制在10托到60托的范围内。

4.根据权利要求2所述的方法，其中，沉积温度在200℃到450℃的范围内。

5.根据权利要求1所述的方法，其中，使用含Si前体R-SiCl₃通过以下反应来选择性地生长所述密封层：

R-SiCl₃+Si-OH→Si-O-SiR+HCl，

其中，R是烷基链。

6.根据权利要求5所述的方法，其中，所述含Si前体包括十八烷基三氯硅烷CH₃(CH₂)₁₇SiCl₃。

7.根据权利要求5所述的方法，其中，所述含Si前体的流速在200sccm到2000sccm的范围内。

8.根据权利要求5所述的方法，其中，所述密封层与所述接触沟槽的侧壁自对准，以及

其中，所述密封层包括：

亲水侧面，由所述含Si前体的亲水基团和所述接触沟槽的侧壁上的-OH基团之间的反应形成，所述亲水侧面与所述低k介电层直接接触，以及

疏水侧面，背对所述接触沟槽的侧壁。

9.根据权利要求1所述的方法，进一步包括：

形成与所述密封层和所述接触沟槽的底部共形的势垒层。

10.一种形成半导体结构的方法，包括：

提供衬底和在所述衬底上方形成有导电部件；

在所述导电部件上方形成蚀刻停止层；

在所述蚀刻停止层上方形成低k介电层；

蚀刻所述低k介电层和所述蚀刻停止层以在所述低k介电层中形成与所述导电部件对准的接触沟槽，其中，所述导电部件的部分暴露于所述接触沟槽内；

对所述接触沟槽实施湿式清洗工艺以在所述蚀刻停止层的侧壁上产生-OH基团；以及

通过使用含Si前体在暴露于所述接触沟槽的所述低k介电层和所述蚀刻停止层的侧壁上形成含Si密封层，同时所述导电部件的所述部分暴露于所述接触沟槽内，

其中，所述密封层与所述接触沟槽的侧壁表面自对准且共形。

11.根据权利要求10所述的方法，其中，所述含Si密封层由所述含Si前体与所述接触沟槽的侧壁表面上的-OH基团之间的反应形成，以及

其中，所述含Si密封层是自组装单分子层。

12.一种半导体结构，包括：

半导体衬底和形成在所述衬底上方的导电部件；

蚀刻停止层，形成在所述导电部件上方；

低k介电层，形成在所述蚀刻停止层上方；

接触沟槽，形成为穿过所述低k介电层和所述蚀刻停止层；以及

自组装密封层，形成在暴露于所述接触沟槽的所述低k介电层和所述蚀刻停止层的侧壁上，

其中，所述自组装密封层是单分子层，

其中，所述导电部件的部分暴露于所述接触沟槽内。

13.根据权利要求12所述的半导体结构，其中，所述自组装密封层包括：

亲水侧面，所述亲水侧面与所述低k介电层自对准且直接接触，以及

疏水侧面，背对所述接触沟槽的侧壁。

14.根据权利要求12所述的半导体结构，其中，所述自组装密封层是厚度在到的范围内的自组装含Si密封层。

15.根据权利要求14所述的半导体结构，其中，所述自组装含Si密封层具有以下组分：在10％到20％的范围内的Si、在20％到40％的范围内的O以及在40％到70％的范围内的C。

16.根据权利要求12所述的半导体结构，进一步包括：

势垒层，形成在所述自组装密封层上方，

其中，所述势垒层与所述自组装密封层和所述接触沟槽的底部共形。