CN109560124A - 半导体结构 - Google Patents

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CN
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layer
fin
drain
drain structure
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李昆穆
李威养
萧文助
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体结构包含栅极结构、第一源/漏极结构和接触结构。栅极结构包含栅极介电层设置于第一鳍片结构上。第一源/漏极结构设置于第一鳍片结构内且相邻于栅极结构。第一源/漏极结构包含第一外延层接触第一鳍片结构的顶面，以及第二外延层设置于第一外延层上且延伸至栅极介电层的底面上。接触结构延伸至第一源/漏极结构内。第一鳍片结构的顶面在第一源/漏极结构的顶面与底面之间。第一源/漏极结构的抬升高度与栅极介电层的厚度的比值在约1至约20的范围内。

Description

半导体结构
技术领域
本发明实施例涉及半导体结构，特别涉及鳍式场效晶体管结构。
背景技术
半导体集成电路(integrated circuit,IC)工业经历了快速成长。IC材料和 设计技术的进步使得IC的每个世代皆具有相较于前一世代更小且更复杂的 电路。然而，这些进步提高了制造及生产IC的复杂度。为了实现先进技术 的目标，IC的制造及生产需要相似的发展。在半导体工艺中持续地进步使 得半导体装置具有更细致的特征及/或更高度的整合。在半导体基底电路的 演化进程中，功能密度(例如：单一芯片区域上的互连装置数)在几何尺寸(例 如：工艺上能创造出的最小组件)逐渐缩小的同时逐步地增加。
除了材料和制造上开创性地进展外，按比例缩小平面装置，例如金属 氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor， MOSFET)装置已证明是有挑战性的。为了克服这些挑战，电路设计者寻求 新的结构以改善效能，使得三维(3D)设计得以发展，例如似鳍片的场效晶体 管(fin-like field effect transistors，FinFETs)。FinFET具有竖立薄“鳍”(或鳍 片结构)自基底向上延伸，FinFET的通道是形成于此竖立鳍片内。在鳍片上 提供栅极以允许栅极自多端控制通道。形成在FinFET的源/漏极端上的硅锗 外延层可能在芯片的高密度区内、鳍片间距(pitch)很窄的地方形成电性短路，这些电性短路将导致FinFET的效能衰退并使晶圆的良率降低。
发明内容
本发明的一些实施例中提供半导体结构。半导体结构包含栅极结构、 第一源/漏极结构和接触结构。栅极结构包含栅极介电层设置于第一鳍片结 构上。栅极介电层在沿着大抵上垂直于第一鳍片结构的顶面的方向上具有 厚度。第一源/漏极结构设置于第一鳍片结构内且相邻于栅极结构。第一源/ 漏极结构包含第一外延层接触第一鳍片结构的顶面，以及第二外延层设置 于第一外延层上且延伸至栅极介电层的底面上。第一鳍片结构的顶面在第 一源/漏极结构的顶面与底面之间。第一源/漏极结构在第一鳍片结构的顶面 与第一源/漏极结构的顶面之间具有抬升(raised)高度，且抬升高度与栅极介 电层的厚度的比值在约1至约20的范围内。
本发明的一些实施例中提供半导体结构的形成方法。方法包含在第一 鳍片结构上形成栅极结构，以及在第一鳍片结构内形成相邻于栅极结构的 源/漏极结构。形成源/漏极结构包含在第一鳍片结构上形成第一外延层，以 及在第一外延层上形成第二外延层。方法也包含在栅极结构和源/漏极结构 上形成介电层，以及移除一部分的介电层和一部分的源/漏极结构以形成开 口。此外，方法包含在开口内形成硅化物层。硅化物层的底面在第二外延 层的顶面与第一鳍片结构的顶面之间。方法也包含在第二外延层和硅化物 层上形成阻挡层，以及形成接触结构填入开口，其中接触结构的侧壁表面 由阻挡层所环绕。
本发明的一些实施例中提供半导体结构的形成方法。方法包含在鳍片 结构上形成栅极结构。方法包含在鳍片结构内形成相邻于栅极结构的源/漏 极结构，其中源/漏极结构在沿着(110)面的方向上具有宽度。方法还包含选 择性地蚀刻源/漏极结构以缩小源/漏极结构的宽度。方法还包含在栅极结构 和源/漏极结构上形成介电层。方法还包含移除一部分的介电层和一部分的 源/漏极结构以形成开口。源/漏极结构在开口内的第一表面在鳍片结构的顶 面上。方法还包含沉积阻挡层内衬于开口的侧表面且在源/漏极结构的第一表面上，移除开口内的一部分的阻挡层，以及在介电层的开口内填入接触 结构。接触结构的侧壁表面由阻挡层所环绕。
附图说明
通过以下的详述配合说明书附图，我们能更加理解本发明实施例的内 容。需注意的是，根据工业上的标准惯例，许多部件(feature)并未按照比例 绘制。事实上，为了能清楚地讨论，这些部件的尺寸可能被任意地增加或 减少。
图1是根据一些实施例，显示范例的简化鳍式场效晶体管(FinFET)的 3D立体图。
图2A、图3A和图4A是根据一些实施例，显示沿着图1中线A-A’的 形成半导体结构的各个阶段的剖面示意图。
图2B、图3B和图4B是根据一些实施例，显示沿着图1中线B-B’的 形成半导体结构的各个阶段的剖面示意图。
图5、图6、图7、图8和图9是根据一些实施例，显示沿着图1中线 A-A’，在图4A的阶段之后，形成半导体结构的各个阶段的剖面示意图。
附图标记说明：
200～基底；
204～鳍片结构；
205、208、223、228、247、364～顶面；
206～隔离区；
210、225、238、243、249、366～底面；
215～虚设栅极结构；
218～栅极间隙物；
220、220A～源/漏极结构；
220-1～第一外延层；
220-2～第二外延层；
220-3～覆盖外延层；
221～蚀刻停止层；
222、226～介电层；
232、232A、232B～开口；
233、241、251、255、320～侧表面；
234、236～阻挡层；
235、237～上表面；
240～源/漏极硅化物层；
242～粘着层；
244～接触结构；
252～栅极介电层；
253～界面；
254～栅极电极层；
256～栅极结构；
362～蚀刻工艺；
380、382、384～角度；
500、500A～鳍式场效晶体管；
600～半导体结构；
D～距离；
H1、H2、H3～高度；
P1～间距；
T～厚度；
W1、W2、W3～宽度。
具体实施方式
以下提供了很多不同的实施例或范例，用于实施本发明实施例的不同 部件。组件和配置的具体范例描述如下，以简化本发明实施例的说明。当 然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，以下叙述 中提及第一部件形成于第二部件之上或上方，可能包含第一和第二部件直 接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使 得第一和第二部件不直接接触的实施例。此外，本发明实施例在各种范例 中可能重复参考数字及/或字母，此重复是为了简化和清楚，并非在讨论的 各种实施例及/或组态之间指定其关系。
再者，空间上相关的措辞，例如“在……的下”、“在……下方”、“下 方的”、“在……上方”、“上方的”和其他类似的用语可用于此，使得描述 图中所示的一元件或部件与其他元件或部件之间的关系更容易。此空间上 相关的措辞意欲包含除附图描绘的方向外，使用或操作中的装置的不同方 向。设备可以其他方向定位(旋转90度或其他定位方向)，且在此使用的空 间相关描述可同样依此解读。
以下描述了本发明的一些实施例。可在下述实施例的步骤之前、中、 后提供额外的操作。以下描述的一些步骤可在不同的实施例中被取代或删 除。可在半导体装置结构中加入额外的部件。以下描述的一些部件可在不 同的实施例中被取代或删除。虽然在此讨论的一些实施例及操作是以特定 的顺序予以实施，然而，这些操作可以其他的逻辑顺序予以实施。
鳍片可通过任何合适的方法以进行图案化。举例而言，可使用一或多 道光刻(photolithography)工艺以将鳍片图案化，光刻工艺包含双重图案化或 多重图案化。一般而言，双重图案化或多重图案化结合光刻和自对准 (self-aligned)工艺，可允许产生例如间距小于使用单一、直接地光刻工艺所 获得的间距的图案。举例而言，在一实施例中，在基底上形成牺牲层，并 使用光刻工艺以将牺牲层图案化。使用自对准工艺在图案化的牺牲层旁形 成间隙物。然后，移除牺牲层，接着使用剩余的牺牲层以将鳍片图案化。
随着半导体工艺的发展，较小的临界尺寸(critical dimensions，CDs)和 具有较小的间距几何的较高密度区为发展的趋势。然而，在芯片的高密度 区，其包含例如鳍式场效晶体管(FinFET)结构，较小的间距几何是具有挑战 性的。举例而言，鳍式场效晶体管结构的鳍片间距可对彼此紧密间隔的单 鳍片结构的源/漏极(source/drain，S/D)的形成产生挑战。对紧密间隔的鳍片 (例如，在鳍式场效晶体管结构之间的间隔小于60nm)而言，鳍片的外延的 硅锗(SiGe)源/漏极可能会与相邻的鳍片的硅锗源/漏极电性短路。这种不预期的情况将导致晶圆的良率降低。
本发明的一些实施例提供了包含源/漏极结构的半导体结构。半导体结 构在鳍片结构的顶面上具有抬升高度。半导体结构也包含围绕接触结构的 阻挡层。源/漏极结构可具有“延伸”的钻石形状以避免邻近的鳍式场效晶 体管之间形成电性短路。此外，阻挡层的底面可设置于源/漏极结构内且位 于鳍片结构的顶面上。因此，阻挡层可使鳍式场效晶体管的源/漏极结构与 金属栅极结构之间产生优选的绝缘。此外，阻挡层可不增加源/漏极结构至 鳍式场效晶体管的通道区的电流路径。
图1是根据一些实施例，显示范例的简化鳍式场效晶体管(FinFET)500 的3D立体图。图1其他未显示及描述的视角可由以下的附图及叙述明显得 知。鳍式场效晶体管500包含在基底200上的鳍片结构204。基底200包含 隔离区206，且鳍片结构204突出于隔离区206的顶面208上。此外，鳍片 结构204可形成于邻近的隔离区206之间。包含栅极介电层252和栅极电 极层254的栅极结构256设置于鳍片结构204上。栅极介电层252沿着鳍 片结构204的侧壁和顶面上设置，与门极电极层254设置于栅极介电层252 上。源/漏极结构220是设置在鳍片结构204中相对于栅极介电层252和栅 极电极层254的区域内。图1更显示出用于以下附图的参考剖面A-A’和参 考剖面B-B’。剖面A-A’所在的平面方向可沿着例如在相对两个源/漏极结构 220之间的鳍片结构204内的通道。此外，剖面B-B’所在的平面方向可沿 着鳍片结构204的宽度。
源/漏极结构220可共用于不同的晶体管之间。一些范例中，源/漏极结 构220可连接或耦接至其他的鳍式场效晶体管，使得鳍式场效晶体管作为 一个功能性的晶体管。举例而言，若邻近的(例如相对的)源/漏极区电性连 接在一起，例如通过外延成长合并(merge)在一起的源/漏极区，可实现一个 功能性的晶体管。其他范例中的其他配置可实现其他数量的功能性晶体管。
图2A、图3A和图4A显示沿着图1中线A-A’的形成半导体结构600 的各个阶段的剖面示意图。图2B、图3B和图4B显示沿着图1中线B-B’ 的形成半导体结构600的各个阶段的剖面示意图。图5、图6、图7、图8 和图9显示沿着图1中线A-A’，在图4A的阶段之后，形成半导体结构600 的各个阶段的剖面示意图。图1中沿着线A-A’的方向与(100)面的方向一致，(100)面的方向是垂直于基底的表面且相同于通道长度的方向。此外，图1 中沿着线B-B’的方向与(110)面的方向一致，(110)面的方向是平行于基底的 表面且相同于鳍片宽度的方向。
一些实施例中，采用栅极置换(即后栅极(gate-last))的工艺以制造半导体 结构600，例如鳍式场效晶体管(FinFET，如鳍式场效晶体管500)。半导体 结构600包含之后将在其上方形成鳍式场效晶体管500的基底200。
根据一些实施例，如图2A和图2B所示，取得包含多个鳍片结构204 的基底200。一些实施例中，基底200可为半导体基底，例如块材(bulk)半 导体、绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底或其相似物， 且可为掺杂的(例如掺杂P型或N型掺质)或未掺杂的。基底200可为晶圆， 例如硅晶圆。一般而言，绝缘层上覆半导体基底包含形成于一层绝缘层上 的一层半导体材料。绝缘层可例如为埋置氧化(buried oxide，BOX)层、氧化 硅层或其相似物。绝缘层提供于基底上，基底典型上为硅或玻璃基底。也 可使用其他基底，例如多层或梯度(gradient)基底。一些实施例中，基底200 的半导体材料可包含硅、锗、化合物半导体(包含碳化硅、砷化镓、磷化镓、 磷化铟、砷化铟及/或锑化铟)、合金半导体(包含硅锗(SiGe)、镓砷磷(GaAsP)、 铝铟砷(AlInAs)、铝镓砷(AlGaAs)、镓铟砷(GaInAs)、镓铟磷(GaInP)及/或镓 铟砷磷(GaInAsP))或前述的组合。
一些实施例中，基底200可用于形成P型装置或N型装置。举例而言， P型装置可为P型金属氧化物半导体场效晶体管(MOSFET)，N型装置可为 N型金属氧化物半导体场效晶体管。因此，鳍式场效晶体管500可称为P 型鳍式场效晶体管或N型鳍式场效晶体管。举例而言，鳍式场效晶体管500 可为P型鳍式场效晶体管。
一些实施例中，在基底200上形成鳍片结构204。鳍片结构204可由与 半导体基底相同或不同的材料制成。举例而言，鳍片结构204可由硅制成， 但不限于此。根据一些实施例，如图2B所示，鳍片结构204是设置为彼此 相邻，且彼此之间设有间距P1。一些实施例中，鳍片结构204的间距P1 在约10nm至约60nm的范围内。举例而言，鳍片结构204的间距P1可在约10nm至约40nm的范围内。此外，鳍片结构204在晶圆的不同区域可 具有不同的间距(例如针对逻辑的鳍式场效晶体管使用一个鳍片间距，而对 于静态随机存取存储器(staticrandom access memory，SRAM)则使用其他的 鳍片间距)。鳍片结构204在同一芯片上也可具有不同的配置或安排。举例 而言，鳍片结构204可为单鳍片结构的大型阵列的一部分或岛状的双鳍片 结构的一部分。一些实施例中，岛状的双鳍片结构具有两个自基底相同的突出部延伸出来的两个鳍片，而单鳍片结构具有自基底的主要部分直接延 伸出来的鳍片。在其他实施例中，在岛状的双鳍片结构中，自基底内相同 的突出部延伸出来的鳍片数量可多于两个。如本发明所属技术领域中技术 人员可理解的，这些鳍片结构204的配置和安排仅为范例，而非用以限制 本发明的实施例。
一些实施例中，通过对基底200实施图案化工艺以形成鳍片结构204。 鳍片结构204可由通过图案化工艺形成于基底200内的沟槽(未示出)所环 绕。隔离区206(例如浅沟槽隔离(shallow trench isolation，STI)结构)可形成 于沟槽的底面210上。鳍片结构204的下部可由隔离区206所环绕，且鳍 片结构204的上部自每一个隔离区206的顶面208突出。
根据一些实施例，如图2A所示，在形成隔离区206之后，在每一个鳍 片结构204的顶面205上形成虚设栅极结构215。此外，在虚设栅极结构 215上形成硬遮罩层(未示出)。一些实施例中，虚设栅极结构215覆盖形成 的鳍式场效晶体管(例如鳍式场效晶体管500)中在每一个鳍片结构204上的 个别的通道区。一些实施例中，虚设栅极结构215覆盖鳍片结构204的侧 壁和顶面205，且延伸至鳍片结构204外的隔离区206和基底200上。一些 实施例中，虚设栅极结构215包含栅极介电质(未示出)和形成于栅极介电质 上的栅极电极(未示出)。
随后，根据一些实施例，如图2A所示，在虚设栅极结构215的相对侧 壁上和鳍片结构204上形成栅极间隙物218。栅极间隙物218可包含单层结 构或多层结构。栅极间隙物218可由低介电常数(low-k)的材料(例如介电常 数小于5)制成，如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其他 合适的材料或前述的组合。一些实施例中，栅极间隙物218通过沉积工艺 及继续的蚀刻工艺以形成。沉积工艺可包含化学气相沉积(chemical vapordeposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、 旋转涂布工艺、其他合适的工艺或前述的组合。蚀刻工艺可包含干蚀刻工 艺。
根据一些实施例，如图2A和图2B所示，在形成栅极间隙物218之后， 选择性地凹陷与栅极间隙物218相邻的位置的鳍片结构204，并在每一个鳍 片结构204内且相邻于相应的虚设栅极结构215的凹陷内形成第一外延层 220-1和第二外延层220-2。第一外延层220-1和第二外延层220-2可为源/ 漏极结构的部分。举例而言，第一外延层220-1和第二外延层220-2可为硅 锗(SiGe)外延层。一些实施例中，第一外延层220-1是形成于每一个鳍片结构204的顶面205和一部分的侧表面上且与其接触。此外，第一外延层220-1 与每一个鳍片结构204在凹陷内接触。再者，第二外延层220-2可设置为上 覆于且接触第一外延层220-1。
一些实施例中，使用合适的方法以成长第一外延层220-1和第二外延层 220-2，例如金属有机化学气相沉积(metal-organic chemical vapor deposition， MOCVD)、分子束外延(molecular beam epitaxy，MBE)、液相外延(liquid phase epitaxy，LPE)、气相外延(vapor phase epitaxy，VPE)、选择性外延成长 (selective epitaxial growth，SEG)、相似的方法或前述的组合。外延成长工艺 可在高基底温度下实施(例如在约450℃至约740℃的范围内)。外延成长工 艺可在工艺压力在约1托(Torr)至约100托(Torr)的范围内实施。外延成长工 艺可使用包含硅烷(SiH4)、二硅烷(Si2H6)、锗烷(GeH4)、二硼烷(B2H6)和氢 氯酸(HCl)的反应气体。此外，反应气体可包含氢气(H2)、氮气(N2)或氩气 (Ar)。
一些实施例中，第一外延层220-1中锗(Ge)的原子百分比在约0％至约 40％的范围内，且硼(B)的掺质浓度在约5x1019原子/cm3至约1x1021原子/cm3的范围内。一些实施例中，第一外延层220-1的厚度在大于0nm至约60nm 的范围内，例如为10nm至20nm。举例而言，第一外延层220-1的底部的 厚度在大于0nm至约60nm的范围内，且第一外延层220-1的侧部厚度在 大于0nm至约15nm的范围内。一些实施例中，第二外延层220-2中锗(Ge) 的原子百分比可在约20％至约80％的范围内，且硼(B)的掺质浓度在约 1x1020原子/cm3至约3x1021原子/cm3的范围内。一些实施例中，第二外延层 220-2的厚度在大于0nm至约60nm的范围内，例如为30nm至60nm。 如本发明所属技术领域中技术人员可理解的，前述的范围并非用以限制本 发明的实施例。
根据一些实施例，如图2A和图2B所示，第一外延层220-1和上覆于 第一外延层220-1的第二外延层220-2可在每一个鳍片结构204内共同形成 “钻石形”的源/漏极结构220A。源/漏极结构220A在沿着(110)面的方向 上可具有宽度W1，且在沿着(100)面的方向上可具有高度H1。举例而言， 宽度W1可在约35nm至约45nm的范围内，例如约40nm。举例而言，高 度H1可在约55nm至约65nm的范围内，例如约60nm。然而，由于这些 尺寸和形状与鳍式场效晶体管的效能有关，且可视鳍式场效晶体管的电性 而做调整，前述的尺寸和形状仅为范例，并非用以限制本发明的实施例。 此外，每一个“钻石形”的源/漏极结构220A的一对侧表面320之间具有 角度380。一些实施例中，角度380在约45度至约65度的范围内。应注意的是，每一个“钻石形”的源/漏极结构220A的一对侧表面320是位于相 应的鳍片结构204的同一侧。
在一些静态随机存取存储器(SRAM)的鳍式场效晶体管的实施例中，若 鳍片结构204的间距P1太小(例如小于60nm)，源/漏极结构220A在外延 层的成长工艺的后期有物理性(及电性)接触的风险，此不预期的状况将导致 相邻的鳍式场效晶体管之间形成电性短路。为了克服此不预期的状况，可 实施选择性蚀刻工艺(例如以下将详细说明的选择性蚀刻工艺360)以缩小每 一个源/漏极结构220A的宽度W1。然而，一些其他的实施例中，可不实施 上述的蚀刻工艺，使得源/漏极结构220A合并在一起。在又一实施例中， 若鳍片结构204的间距P1足够大，则无需实施上述的蚀刻工艺。
随后，根据一些实施例，如图3A和图3B所示，对“钻石形”的源/ 漏极结构220A实施选择性蚀刻工艺360以缩小每一个源/漏极结构220A的 宽度W1(图2B)。举例而言，可实施选择性蚀刻工艺360以蚀刻每一个源/ 漏极结构220A的一对侧表面320的一部分。一些实施例中，选择性蚀刻工 艺360为侧向蚀刻工艺，且可为原位(in-situ)工艺。举例而言，选择性蚀刻 工艺360可在不破坏真空的前提下，在相同的群集设备(cluster tool)或外延 成长反应室内实施。由于数个原因，原位工艺是有优势的。举例而言，原 位工艺不会影响群集设备的流通量，不像需要破坏真空或需额外的设备的 异位(ex-situ)工艺影响的流通量那么多。此外，原位工艺可确保与异位工艺 相比更好的工艺和粒子控制。
一些实施例中，使用包含氢氯酸(HCl)、锗烷(GeH4)和氯气(Cl2)的蚀刻 气体以实施选择性蚀刻工艺360。如本发明所属技术领域中技术人员可理解 的，这些气体可混合导入或一次导入其中一种。再者，也可使用其他的气 体组合。一些实施例中，HCl的气体流速可在约40至约1000单位时间标 准毫升数(standard-state cubic centimeter perminute，sccm)的范围内，GeH4的气体流速可在约0sccm至约1000sccm的范围内，且Cl2的气体流速可在 约0sccm至约100sccm的范围内。一些实施例中，选择性蚀刻工艺360的 工艺温度可在约450℃至约800℃的范围内。此外，选择性蚀刻工艺360的 蚀刻时间可在约5秒至约1200秒的范围内。如本发明所属技术领域中技术 人员可理解的，这些范围仅为范例，并非用以限制本发明的实施例。
一些实施例中，选择性蚀刻工艺360在沿着(110)面的方向(即平行于鳍 片结构204的顶面205的方向)上具有高选择性。因此，沿着垂直于鳍片结 构204的顶面205的方向上及沿着(100)面的方向上的蚀刻速率标称 (nominally)上为0或几乎可忽略。举例而言，每一个源/漏极结构220A的蚀 刻移除的高度可在约0nm至约5nm的范围内。如本发明所属技术领域中 技术人员可理解的，可经由蚀刻工艺参数来调整侧向蚀刻选择性(沿着(110)面)，例如蚀刻气体的气体流速和工艺温度。蚀刻速率和侧向选择性也可以 取决于每一个源/漏极结构220A中第一外延层220-1和第二外延层220-2的 硼和锗的原子百分比。可使用蚀刻气体的流速、工艺温度、锗的原子百分 比和硼的掺质浓度中的任一者或全部的组合来调整最终蚀刻工艺并使侧向 选择性最佳化。一些实施例中，较高的工艺温度、较高的锗原子百分比和 较高的气体流速有利于沿着(110)面的侧向蚀刻选择性，(110)面的方向即鳍的宽度的方向(x方向)。
根据一些实施例，如图3A和图3B所示，在实施选择性蚀刻工艺360 之后，每一个源/漏极结构220A在沿着(110)面的方向上具有宽度W2，且在 (100)面的方向上具有高度H2。举例而言，每一个源/漏极结构220A的宽度 W2可窄于实施选择性蚀刻工艺360之前每一个源/漏极结构220A的宽度 W1(图2B)，且差值在约0nm至约20nm的范围内。另外，由于选择性蚀 刻工艺360的侧向选择性，选择性蚀刻工艺360大抵上并未影响高度H2。 举例而言，每一个源/漏极结构220A的高度H2可低于实施选择性蚀刻工艺 360之前每一个源/漏极结构220A的高度H1，且差值在约0nm至约5nm 的范围内。此外，在实施选择性蚀刻工艺360之后，每一个源/漏极结构220A 的一对侧表面320之间的角度382可在约55度至约180度的范围内。
随后，根据一些实施例，如图4A和图4B所示，在每一个源/漏极结构 220A的第二外延层220-2(图3A和图3B)上成长覆盖外延层220-3。覆盖外 延层220-3可包含锗原子百分比和硼掺质浓度与第一外延层220-1相似的硅 锗外延层。一些实施例中，覆盖外延层220-3的锗原子百分比在约0％至约 40％的范围内，且硼掺质浓度在约5x1019原子/cm3至约1x1021原子/cm3的 范围内。一些实施例中，覆盖外延层220-3的厚度在大于0nm至约15nm 的范围内。覆盖外延层220-3的工艺可相似或相同于第一外延层220-1和第 二外延层220-2的工艺，细节在此便不重复。
根据一些实施例，如图4A和图4B所示，在每一个源/漏极结构220A 的第二外延层220-2上成长覆盖外延层220-3之后，即在相应的鳍片结构 204内形成与相应的虚设栅极结构215相邻的源/漏极结构220。每一个源/ 漏极结构220可具有“延伸”的钻石形状。明确而言，源/漏极结构220是 沿着大抵上垂直于鳍片结构204的顶面205的方向上延伸。此外，每一个 源/漏极结构220包含第一外延层220-1、第二外延层220-2和覆盖外延层 220-3。在同一个源/漏极结构220中，覆盖外延层220-3的顶面223可作为 此源/漏极结构220的顶面。再者，第一外延层220-1的底面225可作为源/ 漏极结构220的底面。因此，覆盖外延层220-3的顶面223和第一外延层 220-1的底面225可共同作为每一个源/漏极结构220的边界。一些实施例中， 第一外延层220-1位于边界的下部(即第一外延层220-1的底面225)，且接 触相应的鳍片结构204。覆盖外延层220-3可位于边界的上部(即覆盖外延 层220-3的顶面223)。此外，第二外延层220-2可位于第一外延层220-1与 覆盖外延层220-3之间。
举例而言，源/漏极结构220可为P型硅锗源/漏极结构。由于使用例如 为硼的空穴施体(hole-donor)掺质的缘故，P型硅锗源/漏极结构可具有高浓 度的空穴(多数载子)。一些实施例中，每一个源/漏极结构的锗百分比自源/ 漏极结构220的中心(例如第二外延层220-2所在的位置)往源/漏极结构220 的边界(例如第一外延层220-1和覆盖外延层220-3所在的位置)降低。一些 实施例中，每一个源/漏极结构220的硼掺质浓度自源/漏极结构220的中心 往源/漏极结构220的边界降低。
一些实施例中，如图4B所示，每一个源/漏极结构220沿着(110)面具 有宽度W3，且沿着(100)面具有高度H3。举例而言，每一个源/漏极结构220 的宽度W3可大抵上相同于每一个源/漏极结构220的宽度W2(图3B)。举 例而言，每一个源/漏极结构220的高度H3可高于源/漏极结构220的高度 H2(图3B)，且差值在约0nm至约10nm的范围内。在形成覆盖外延层220-3 之后，每一个源/漏极结构220的一对侧表面320之间的角度384在约55 度至约180度的范围内。此外，每一个源/漏极结构220的一对侧表面320 是位于相应的鳍片结构204的同一侧。一些实施例中，每一个源/漏极结构 220的高度H3大于鳍片结构204的间距P1。
一些实施例中，如图4B的沿着大抵上垂直于相邻的鳍片结构204的轴 向(通道方向)的方向上所示，设置于相邻的鳍片结构204上的源/漏极结构 220彼此隔开。由于选择性蚀刻工艺360的缘故，使得所产生的相邻的鳍片 结构204的源/漏极结构220彼此间可优选的绝缘，且可避免电性短路。
一些实施例中，每一个鳍片结构204的顶面205位于每一个源/漏极结 构220的顶面223与底面225之间。举例而言，每一个源/漏极结构220的 顶面223位于每一个鳍片结构204的顶面205上，且两者相差距离D(抬升 高度)，距离D在约0nm至约15nm的范围内，例如为5nm至10nm。由 于源/漏极结构220具有抬升高度(距离D)，可降低源/漏极结构220的阻值。因此，每一个源/漏极结构220可作为一抬升的源/漏极结构。
根据一些实施例，如图5所示，在形成源/漏极结构220之后，通过薄 膜沉积工艺在源/漏极结构220和栅极间隙物218上共形地(conformally)沉积 接触蚀刻停止层(contactetch stop layer，CSEL)221。一些实施例中，接触蚀 刻停止层221的底面接触源/漏极结构220的顶面223。接触蚀刻停止层221 可作为后续用以形成源/漏极接触孔(未示出)的蚀刻工艺的蚀刻停止层。一 些实施例中，接触蚀刻停止层221可为单层或多层。接触蚀刻停止层221 可由碳化硅(SiC)、氮化硅(SixNy)、碳氮化硅(SiCN)、碳氧化硅(SiOC)、氮碳 氧化硅(SiOCN)、四乙氧基硅烷(tetraethoxysilane，TEOS)或其他合适的材料 制成。一些实施例中，接触蚀刻停止层221具有双层结构，且包含形成在 碳化硅层上的四乙氧基硅烷层。四乙氧基硅烷层相较于碳化硅层具有优选 的抗湿性(moisture prevention)。此外，碳化硅层是作为粘着层以改善四乙氧 基硅烷层与其下方的材料层之间的粘着性。一些实施例中，通过实施等离 子体增强化学气相沉积(plasma enhanced CVD)工艺、低压化学气相沉积(lowpressure CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺或其他 合适的工艺以形成接触蚀刻停止层221。
根据一些实施例，如图5所示，在形成接触蚀刻停止层221之后，在 鳍片结构204、虚设栅极结构215(图4A)、栅极间隙物218和源/漏极结构 220上形成介电层222(例如第一层间介电(inter-layer dielectric，ILD)层)。一 些实施例中，虚设栅极结构215(图4A)由介电层222所环绕。
一些实施例中，实施沉积工艺以在接触蚀刻停止层221、源/漏极结构 220和虚设栅极结构215(图4A)上形成介电层222。随后，实施平坦化工艺 使得接触蚀刻停止层221、介电层222、栅极间隙物218和虚设栅极结构 215(图4A)的顶面在同一水平位置。
一些实施例中，介电层222由介电材料制成，例如氧化硅、磷硅酸盐 玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、 硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、无掺杂硅 玻璃(undopedsilicate glass，USG)、碳掺杂硅玻璃(canbon-doped silicate glass)、氮化硅或氮氧化硅。一些实施例中，介电层222由极低介电常数 (extreme low-k，ELK)的介电材料(介电常数小于约2.5)制成。当几何尺寸随 着技术结点进化至30nm以下，极低介电常数(ELK)的介电材料用以减缓装 置的电阻电容(resistance capacitance，RC，即时间常数)延迟。一些实施例中， 极低介电常数(ELK)的介电材料包含掺杂碳的氧化硅、非晶氟化碳 (amorphousfluorinated carbon)、聚对二甲苯(parylene)、双苯并环丁烯 (bis-benzocyclobutenes，BCB)、聚四氟乙烯(polytetrafluoroethylene，PTFE)(特 氟龙)或碳氧化硅聚合物(silicon oxycarbide polymers，SiOC)。一些实施例中， 极低介电常数(ELK)的介电材料包含多孔形式的既有的介电材料，例如氢倍 半硅氧烷(hydrogen silsesquioxane，HSQ)、多孔甲基倍半硅氧烷(porous methyl silsesquioxane，MSQ)、多孔聚芳醚(porouspolyarylether，PAE)、多 孔SiLK(porous SiLK)或多孔氧化硅(SiO2)。一些实施例中，通过等离子体增 强化学气相沉积(PECVD)工艺或旋转涂布工艺沉积极低介电常数(ELK)的 介电材料。
一些实施例中，介电层222的沉积工艺包含等离子体增强化学气相沉 积(PECVD)工艺、低压化学气相沉积(LPCVD)工艺、原子层沉积(ALD)工艺、 流动式化学气相沉机(flowable CVD，FCVD)工艺、旋转涂布工艺或其他合 适的工艺。一些实施例中，介电层222的平坦化工艺包含化学机械研磨 (chemical mechanical polishing，CMP)工艺、研磨工艺、蚀刻工艺、其他合 适的工艺或前述的组合。
根据一些实施例，如图5所示，在形成介电层222之后，通过移除工 艺、沉积工艺及后续的平坦化工艺形成栅极结构256，例如金属栅极结构， 以取代虚设栅极结构215(图4A和图4B)。一些实施例中，每一个栅极结构 256是由相应的栅极间隙物218所环绕，且每一个栅极结构256皆包含栅极 介电层252和栅极介电层252上的栅极电极层254。源/漏极结构220可设 置为相邻于栅极结构256。一些实施例中，栅极间隙物218是设置于栅极结 构256的相对侧表面255上。
一些实施例中，每一个栅极介电层252包含单层或多层。一些实施例 中，栅极介电层252由氧化硅、氮化硅、包含金属氧化物或铪(Hf)、铝(Al)、 锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的硅化物的高介电常数(介 电常数大于7)的介电材料或前述的组合制成。栅极介电层252的形成方法 可包含分子束沉积(molecular beam deposition，MBD)、原子层沉积(ALD)、 等离子体增强化学气相沉积(PECVD)或相似的方法。
一些实施例中，栅极电极层254由含金属的材料制成，例如氮化钛 (TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)、钌(Ru)、铝(Al)、前述的组合 或前述的多层，且由沉积工艺形成，例如电镀、无电电镀(electroless plating) 或其他合适的方法。
一些实施例中，可在每一个栅极结构256内形成功函数层(未示出)。功 函数层可包含N型功函数层或P型功函数层。P型功函数金属层可包含TiN、 TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的P型 功函数材料或前述的组合。N型功函数金属层可包含Ti、Ag、TaAl、TaAlC、 TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函数材料或前 述的组合。一些实施例中，如图1所示，每一个栅极结构256中的功函数 层可包含P型功函数层。
随后，根据一些实施例，如图5所示，在介电层222和栅极结构256 上形成介电层226(例如第二层间介电(ILD)层)。举例而言，介电层226可为 通过流动式化学气相沉积方法形成的可流动的膜。一些实施例中，介电层 226由介电材料形成，例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺 杂磷硅酸盐玻璃(BPSG)、无掺杂硅玻璃(USG)或其相似的方法，且可通过任 何合适的方法进行沉积，例如化学气相沉积(CVD)或等离子体增强化学气相 沉积(PECVD)。
根据一些实施例，如图6所示，在形成介电层226之后，通过图案化 工艺在介电层222和226内形成开口232。可实施图案化工艺以移除介电层 222和226的一部分、接触蚀刻停止层221的一部分和源/漏极结构220的 一部分，以形成开口232并停止于源/漏极结构220上。因此，形成穿过介 电层222和226以及接触蚀刻停止层221以暴露出源/漏极结构220的开口 232A和232B。一些实施例中，源/漏极结构220在开口232中的上表面235 是位于鳍片结构204的顶面205上。举例而言，源/漏极结构220的上表面 235可设置于源/漏极结构220的覆盖外延层220-3或第二外延层220-2内。
一些实施例中，开口232的图案化工艺包含光刻工艺以及继续的蚀刻 工艺。光刻工艺可在介电层226的顶面228上形成光刻胶图案(未示出)。光 刻工艺可包含光刻胶涂布(例如旋转涂布)、软烤、遮罩对准、曝光、曝光后 烘烤、对光刻胶显影、清洗和烘干(例如硬烤)。一些实施例中，蚀刻工艺为 干蚀刻工艺。此外，蚀刻工艺中使用的蚀刻气体可包含含氟(F)气体。在形 成开口232之后，可移除光刻胶图案。
随后，根据一些实施例，如图6所示，在开口232的侧表面233沉积 内衬的阻挡层234。在介电层222和226以及源/漏极结构220上共形地形 成阻挡层234。一些实施例中，阻挡层234和栅极间隙物218是由相同的材 料制成。阻挡层234和接触蚀刻停止层221可由相同的材料制成。举例而 言，阻挡层234可由低介电常数(low-k)的介电材料(例如介电常数小于5)制 成，例如氧化硅、氮化硅、氮氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、碳 氧化硅(SiOC)、氮碳氧化硅(SiOCN)、四乙氧基硅烷(TEOS)、其他合适的材 料或前述的组合。一些实施例中，栅极间隙物218由沉积工艺及继续的蚀 刻工艺形成。沉积工艺可包含化学气相沉积(CVD)工艺、原子层沉积(ALD) 工艺、其他合适的工艺或前述的组合。
随后，根据一些实施例，如图7所示，移除开口232内一部分的阻挡 层234(图6)以形成阻挡层236。阻挡层236可在产生的鳍式场效晶体管的 源/漏极结构220与栅极结构256之间提供额外的绝缘。一些实施例中，形 成内衬于开口232的侧表面233的阻挡层236，并通过蚀刻工艺362暴露出 源/漏极结构220。此外，实施蚀刻工艺362以移除在介电层226的顶面228 上的一部分的阻挡层234。再者，实施蚀刻工艺362以自源/漏极结构220 的上表面235(图6)移除开口232内一部分的源/漏极结构220。在实施蚀刻 工艺362之后，暴露出开口232中的源/漏极结构220。一些实施例中，开 口232的底面高于第二外延层220-2的顶面。
一些实施例中，开口232中源/漏极结构220的上表面237位于鳍片结 构204的顶面205上。此外，源/漏极结构220的上表面237的位置(图7) 在源/漏极结构220的上表面235(图6)的位置下方。举例而言，源/漏极结构 220的上表面237可设置在源/漏极结构220的覆盖外延层220-3或第二外延 层220-2内。
一些实施例中，每一个阻挡层236的底面238位于鳍片结构204的顶 面205与每一个源/漏极结构220的顶面223(图5)之间。此外，每一个阻挡 层236的底面238可设置于每一个栅极结构256的顶面364与每一个栅极 结构256的底面366之间(每一个栅极结构256的底面366皆水平于每一个 鳍片结构204的顶面205)。每一个阻挡层236的底面238接触相应的源/漏 极结构220。
随后，根据一些实施例，如图8所示，通过硅化工艺在开口232内的 源/漏极结构220上形成源/漏极硅化物层240。举例而言，可在一部分的覆 盖外延层220-3内形成源/漏极硅化物层240。举例而言，可在源/漏极结构 220的一部分的第二外延层220-2内形成源/漏极硅化物层240。一些实施例 中，硅化工艺包含实施一是列的金属材料沉积工艺和退火工艺。一些实施 例中，硅化工艺的沉积工艺包含物理气相沉积(PVD)工艺、原子层沉积(ALD) 工艺或其他合适的工艺。一些实施例中，硅化工艺的退火工艺在约300℃至 约800℃的温度范围内实施。在退火工艺之后，移除未反应的金属材料。
一些实施例中，源/漏极硅化物层240由一或多个钴硅化物(例如CoSi、 CoSi2、Co2Si、Co3Si，合称为“钴硅化物”)、钛硅化物(例如Ti5Si3、TiSi、 TiSi2、TiSi3、Ti6Si4，合称为“钛硅化物”)、镍硅化物(例如Ni3Si、Ni31Si12、 Ni2Si、Ni3Si2、NiSi、NiSi2，合称为“镍硅化物”)、铜硅化物(例如Cu17Si3、 Cu56Si11、Cu5Si、Cu33Si7、Cu4Si、Cu19Si6、Cu3Si、Cu87Si13，合称为“铜硅 化物”)、钨硅化物(例如W5Si3、WSi2，合称为“钨硅化物”)，以及钼硅化 物(例如Mo3Si、Mo5Si3、MoSi2，合称为“钼硅化物”)。
随后，根据一些实施例，如图9所示，形成覆盖开口232(图8)的侧表 面233的粘着层242。形成粘着层242覆盖开口232(图8)内的源/漏极结构 220。此外，形成填入开口232(图8)内的接触结构244。接触结构244穿过 介电层222和226。
根据一些实施例，如图9所示，可在源/漏极硅化物层240上共形地形 成内衬于每一个开口232的底部和侧表面233的粘着层242。阻挡层236可 设置为围绕相应的粘着层242的侧表面241。此外，粘着层242的底面243 分别由阻挡层236暴露出来。一些实施例中，阻挡层236的底面高于粘着 层242的底面243。
一些实施例中，在源/漏极结构220上形成接触结构244。一些实施例 中，接触结构244穿过介电层222和226。接触结构244的顶面247可水平 于介电层226的顶面228。举例而言，接触结构244可由介电层222和226 所环绕。此外，接触结构244可由粘着层242环绕。一些实施例中，接触 结构244的底面249和侧表面251由相应的粘着层242所覆盖。再者，接 触结构244可经由粘着层242和源/漏极硅化物层240与源/漏极结构220电 性连接。根据一些实施例，如图9所示，接触结构244可作为源/漏极接触 结构。
一些实施例中，通过沉积工艺和继续的平坦化工艺(例如化学机械研磨 (CMP))以形成粘着层242和接触结构244。粘着层242可包含导电材料，例 如Ti、TiN、Ta、TaN或其相似物，且可通过化学气相沉积(CVD)工艺形成， 例如等离子体增强化学气相沉积(PECVD)。然而，也可使用其他替代的工 艺，例如溅镀或金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、 原子层沉积(ALD)。接触结构244可由导电材料制成，例如铜(Cu)、铝(Al)、 钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其他合适的材料，且 可通过任何合适的沉积方法以形成，例如物理气相沉积(PVD)、化学气相沉 积(CVD)、原子层沉积(ALD)、电镀(如电镀)。应注意的是，粘着层242是 用以提高接触结构244与下方材料层之间的粘性。
根据一些实施例，如图9所示，在介电层222(或226)与粘着层242之 间设置阻挡层236。一部分的阻挡层236、一部分的粘着层242和一部分的 接触结构244可嵌入源/漏极结构220内。一些实施例中，阻挡层236的底 面238位于鳍片结构204的顶面205与相应的源/漏极结构220的顶面223 之间。此外，阻挡层236的底面238可设置于源/漏极结构220的顶面233 与粘着层242的底面243之间。
在实施前述的工艺之后，在相应的鳍片结构204上形成鳍式场效晶体 管500。再者，根据一些实施例，如图9所示，形成包含鳍式场效晶体管 500A(例如P型鳍式场效晶体管)的半导体结构600。
应注意的是，如图9所示，源/漏极结构220在鳍片结构204的顶面205 与源/漏极结构220的顶面223之间具有抬升高度(距离D)，栅极介电层252 在沿着大抵上垂直于基底200的顶面的方向上具有厚度T，且抬升高度D 与栅极介电层252的厚度T之间的比值在约1至约20的范围内。当抬升高 度D与厚度T之间的比值太大时(例如大于20)，源/漏极结构220可能太厚， 使得工艺成本提高。当抬升高度D与厚度T之间的比值太小时(例如小于 1)，源/漏极结构220至鳍式场效晶体管的通道区的电流路径将受到阻挡层 236的阻挡，导致电流拥挤问题的产生。
此外，接触蚀刻停止层221的底面接触源/漏极结构220的顶面223(即 源/漏极结构220的最顶面)，且接触蚀刻停止层221的底面高于栅极介电层 252与栅极电极层254之间的界面253。
一些实施例中，半导体结构600包含源/漏极结构220和阻挡层236。 此外，源/漏极结构220的侧表面320可通过选择性蚀刻工艺360进行“修 整(trim)”，以降低源/漏极结构220的宽度(沿着(110)面的方向)。“修整” 的源/漏极结构220可在不限制鳍式场效晶体管的效能的情况下，降低或防 止电性短路的发生。一些实施例中，为了补偿源/漏极结构220缩小的宽度， 源/漏极结构220可具有增加的抬升高度以提高每一个源/漏极结构220的整体体积，可更加地减少源/漏极结构220的阻值。
一些实施例中，可形成内衬于接触孔的侧表面233的半导体结构600 的阻挡层236以改善鳍式场效晶体管500的截止状态电流(off-state current， Ioff，即漏电流)。阻挡层236的底面238高于鳍片结构204的顶面205。由 于源/漏极结构220具有足够的抬升高度(例如距离D)以在接触孔的蚀刻工 艺中防止鳍片结构204的流失，源/漏极结构220至鳍式场效晶体管的通道 区的电流路径可不受阻挡层236的阻挡。因此，可避免电流拥挤的问题。
如前所述，半导体结构600包含源/漏极结构220和阻挡层236。源/漏 极结构220位于鳍片结构204内且相邻于栅极结构256。源/漏极结构220 包含接触鳍片结构204的顶面205的第一外延层220-1，以及在第一外延层 220-1上的第二外延层220-2。阻挡层236是设置为围绕粘着层242的侧表 面241。源/漏极结构220具有足够的抬升高度(例如距离D)以在阻挡层236 和继续的接触结构244的蚀刻工艺中防止鳍片结构204的流失。因此，阻 挡层236的底面238位于鳍片结构204的顶面205与源/漏极结构220的顶 面233之间。源/漏极结构220至鳍式场效晶体管的通道区的电流路径可不 受阻挡层236的阻挡。因此，可避免电流拥挤的问题。
本发明的一些实施例中提供半导体结构及其形成方法。半导体结构包 含栅极结构、第一源/漏极结构、接触结构、粘着层和阻挡层。第一源/漏极 结构包含接触第一鳍片结构的顶面的第一外延层，以及在第一外延层上的 第二外延层。粘着层是设置为覆盖接触结构的底面和侧表面。阻挡层是设 置为围绕粘着层的侧表面。阻挡层的底面位于第一鳍片结构的顶面与第一 源/漏极结构的顶面之间，可更加地降低源/漏极结构的阻值。阻挡层可改善 鳍式场效晶体管的截止状态电流(Ioff，即漏电流)。源/漏极结构至鳍式场效 晶体管的通道区的电流路径可不受阻挡层的阻挡。因此，可避免电流拥挤 的问题。
本发明的一些实施例中提供半导体结构。半导体结构包含栅极结构、 第一源/漏极结构和接触结构。栅极结构包含栅极介电层设置于第一鳍片结 构上。栅极介电层在沿着大抵上垂直于第一鳍片结构的顶面的方向上具有 厚度。第一源/漏极结构设置于第一鳍片结构内且相邻于栅极结构。第一源/ 漏极结构包含第一外延层接触第一鳍片结构的顶面，以及第二外延层设置 于第一外延层上且延伸至栅极介电层的底面上。第一鳍片结构的顶面在第 一源/漏极结构的顶面与底面之间。第一源/漏极结构在第一鳍片结构的顶面 与第一源/漏极结构的顶面之间具有抬升高度，且抬升高度与栅极介电层的 厚度的比值在约1至约20的范围内。
在一实施例中，半导体结构还包含粘着层覆盖接触结构的底面和侧表 面，以及阻挡层围绕粘着层的侧表面，其中阻挡层的底面在第一鳍片结构 的顶面与第一源/漏极结构的顶面之间。
在一实施例中，半导体结构还包含栅极间隙物设置在栅极结构的侧壁 上，接触蚀刻停止层设置于第一源/漏极结构和栅极间隙物上，以及介电层 在接触蚀刻停止层与阻挡层之间且环绕接触结构，其中阻挡层和栅极间隙 物由相同的材料制成。
在一实施例中，其中阻挡层的底面在第一源/漏极结构的顶面与粘着层 的底面之间。
在一实施例中，半导体结构还包含第二鳍片结构相邻于第一鳍片结构， 以及第二源/漏极结构在第二鳍片结构内，其中第一源/漏极结构和第二源/ 漏极结构是沿着大抵上垂直于第一鳍片结构和第二鳍片结构的轴向的方向 上设置，且其中第一源/漏极结构与相邻于第一鳍片结构的第二鳍片结构内 的第二源/漏极结构隔开。
在一实施例中，其中第一源/漏极结构的一对侧表面形成的角度在约55 度至约180度的范围内，且其中第一源/漏极结构的一对侧表面是位于第一 鳍片结构的同一侧。
在一实施例中，其中第一外延层包含硅锗外延层，前述的硅锗外延层 的锗原子百分比在约0％至约40％的范围内，硼的掺质浓度在约5x1019原 子/cm3至约1x1021原子/cm3的范围内，且厚度的范围在大于0nm至约60nm 的范围内。
在一实施例中，其中第二外延层包含硅锗外延层，前述的硅锗外延层 的锗原子百分比在约20％至约80％的范围内，硼的掺质浓度在约1x1020原子/cm3至约3x1021原子/cm3的范围内，且厚度的范围在大于0nm至约60 nm的范围内。
在一实施例中，其中第一源/漏极结构还包含设置于第二外延层上的覆 盖外延层，其中覆盖外延层包含硅锗外延层，前述的硅锗外延层的锗原子 百分比在约0％至约40％的范围内，硼的掺质浓度在约5x1019原子/cm3至 约1x1021原子/cm3的范围内，且厚度的范围在大于0nm至约15nm的范围 内。
本发明的一些实施例中提供半导体结构的形成方法。方法包含在第一 鳍片结构上形成栅极结构，以及在第一鳍片结构内形成相邻于栅极结构的 源/漏极结构。形成源/漏极结构包含在第一鳍片结构上形成第一外延层，以 及在第一外延层上形成第二外延层。方法也包含在栅极结构和源/漏极结构 上形成介电层，以及移除一部分的介电层和一部分的源/漏极结构以形成开 口。此外，方法包含在开口内形成硅化物层。硅化物层的底面在第二外延 层的顶面与第一鳍片结构的顶面之间。方法也包含在第二外延层和硅化物 层上形成阻挡层，以及形成接触结构填入开口，其中接触结构的侧壁表面 由阻挡层所环绕。
在一实施例中，还包含在第二外延层上成长覆盖外延层，其中每一个 源/漏极结构的硼掺质浓度自每一个源/漏极结构的中心往源/漏极结构的边 界降低。
在一实施例中，还包含形成相邻于第一鳍片结构的第二鳍片结构，其 中第一鳍片结构和第二鳍片结构设置为之间具有间距，且其中源/漏极结构 的顶面与底面之间的高度大于前述的间距。
在一实施例中，其中鳍片结构之间的间距在约10nm至约60nm的范 围内。
在一实施例中，还包含在第一鳍片结构上以及栅极结构与介电层之间 形成栅极间隙物，以及在源/漏极结构和栅极间隙物上形成接触蚀刻停止层， 其中接触蚀刻停止层的底面接触源/漏极结构的最顶面。
在一实施例中，其中在形成硅化物层之前，开口的底面高于第二外延 层的顶面。
在一实施例中，还包含在阻挡层与接触结构之间形成粘着层，其中阻 挡层的底面高于粘着层的底面。
本发明的一些实施例中提供半导体结构的形成方法。方法包含在鳍片 结构上形成栅极结构。方法包含在鳍片结构内形成相邻于栅极结构的源/漏 极结构，其中源/漏极结构在沿着(110)面的方向上具有宽度。方法还包含选 择性地蚀刻源/漏极结构以缩小源/漏极结构的宽度。方法还包含在栅极结构 和源/漏极结构上形成介电层。方法还包含移除一部分的介电层和一部分的 源/漏极结构以形成开口。源/漏极结构在开口内的第一表面在鳍片结构的顶 面上。方法还包含沉积阻挡层内衬于开口的侧表面且在源/漏极结构的第一表面上，移除开口内的一部分的阻挡层，以及在介电层的开口内填入接触 结构。接触结构的侧壁表面由阻挡层所环绕。
在一实施例中，形成源/漏极结构包含在第一鳍片结构上成长第一外延 层，以及在第一外延层上成长第二外延层。
在一实施例中，还包含在形成介电层之前，在源/漏极结构上成长覆盖 外延层。
在一实施例中，其中选择性蚀刻工艺的蚀刻气体包含氢氯酸(HCl)、锗 烷(GeH4)、氯气(Cl2)，且其中氢氯酸的流速在约40至约1000sccm的范围 内，锗烷的流速在约0至约1000sccm的范围内，且氯气的流速在约0至约 100sccm的范围内。
以上概述数个实施例或范例的特征，以便在本发明所属技术领域中技 术人员可以更理解本发明实施例的观点。在本发明所属技术领域中技术人 员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构， 以达到与在此介绍的实施例或范例相同的目的及/或优势。在本发明所属技 术领域中技术人员也应该理解到，此类等效的结构并无悖离本发明实施例 的构思与范围，且他们能在不违背本发明实施例的构思和范围之下，做各 式各样的改变、取代和替换。

Claims (1)

1.一种半导体结构，包括：
一栅极结构，包括一栅极介电层设置于一第一鳍片结构上，其中该栅极介电层在沿着大抵上垂直于该第一鳍片结构的一顶面的方向上具有一厚度；
一第一源/漏极结构，设置于该第一鳍片结构内且相邻于该栅极结构，其中该第一源/漏极结构包括：
一第一外延层，接触该第一鳍片结构的该顶面；以及
一第二外延层，设置于该第一外延层上且延伸至该栅极介电层的一底面上；以及
一接触结构，延伸至该第一源/漏极结构内，其中该第一鳍片结构的该顶面在该第一源/漏极结构的一顶面与一底面之间，以及
其中该第一源/漏极结构在该第一鳍片结构的该顶面与该第一源/漏极结构的该顶面之间具有一抬升高度，且该抬升高度与该栅极介电层的该厚度的比值在约1至约20的范围内。
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