KR102555240B1 - Tsv를 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 기판 및 상기 기판 상의 층간절연층; 상기 기판의 상부에 배치되는 제1 식각 지연층; 상기 기판과 상기 층간절연층을 수직으로 관통하는 제1 TSV; 및 상기 기판, 상기 층간절연층 및 상기 제1 식각 지연층을 수직으로 관통하는 제2 TSV를 포함하며, 상기 제2 TSV는 제1 TSV보다 큰 폭을 가질 수 있다.

Description

TSV를 포함하는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING TSV AND METHOD OF MANUFACTURING THE SAME}
TSV를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
하나의 반도체 장치 내에 복수의 반도체 칩을 탑재하는 3D 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(Die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV(Through-silicon-via)기술이 매우 중요하게 인식되고 있다.
종래에는 TSV들의 CD(Critical Dimension)를 동일하게 하였으나, 최근 반도체 장치의 미세화 및 고집적화에 따라 TSV들 중 일부 TSV들의 CD를 축소시켜야 할 필요성이 대두되고 있다.
본 개시의 실시예들에 따른 과제는 크기가 이원화 또는 다원화된 TSV를 포함하는 반도체 장치를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는 크기가 이원화 또는 다원화된 TSV를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 장치는 기판 및 상기 기판 상의 층간절연층; 상기 기판의 상부에 배치되는 제1 식각 지연층; 상기 기판과 상기 층간절연층을 수직으로 관통하는 제1 TSV; 및 상기 기판, 상기 층간절연층 및 상기 제1 식각 지연층을 수직으로 관통하는 제2 TSV를 포함하며, 상기 제2 TSV는 제1 TSV보다 큰 폭을 가질 수 있다.
본 개시의 일 실시예에 따른 반도체 장치는 기판; 상기 기판 상의 층간절연층; 상기 기판과 상기 층간절연층을 관통하며, 제1 폭을 갖는 제1 TSV; 상기 기판과 상기 층간절연층을 관통하며, 제2 폭을 갖는 제2 TSV; 상기 기판과 상기 층간절연층을 관통하며, 제3 폭을 갖는 제3 TSV; 상기 층간절연층 내에서 상기 제2 TSV의 외측면의 일부를 둘러싸는 제1 식각 지연층; 및 상기 층간절연층 내에서 상기 제3 TSV의 외측면의 일부를 둘러싸는 제2 식각지연층을 포함하며, 상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제2 폭은 상기 제3 폭보다 좁을 수 있다.
본 개시의 일 실시예에 따른 반도체 장치는 기판의 상부에 식각 지연층을 형성하는 단계; 상기 기판과 상기 식각 지연층 상에 층간절연층을 형성하는 단계; 상기 층간절연층을 식각하여 상기 기판의 상면을 노출시키는 제1 관통홀과, 상기 식각 지연층의 상면을 노출시키며 상기 제1 관통홀보다 크기가 큰 제2 관통홀을 형성하는 단계; 상기 제1 관통홀을 통해 상기 기판을 선택적으로 식각하여 상기 제1 관통홀을 하방으로 연장하는 단계; 상기 제2 관통홀을 통해 상기 식각 지연층을 선택적으로 식각하여 상기 제2 관통홀을 통해 상기 기판을 노출시키는 단계; 및 상기 제1 관통홀을 통해 노출된 상기 기판과 상기 제2 관통홀을 통해 노출된 상기 기판을 식각하여 상기 제1 관통홀과 상기 제2 관통홀의 깊이 차이를 조절하는 단계를 포함할 수 있다.
본 개시의 실시예에 따르면, 서로 다른 크기를 갖는 갖는 TSV들의 깊이를 조절하여, 평탄과 공정 등에서 TSV들의 깊이 차이에 의해 발생하였던 TSV 구부러짐(BENT) 불량을 방지하고, TSV 구부러짐 불량에 의한 수율 감소를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 대한 평면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 7 내지 도 10은 도 6의 실시예들에 따른 A 영역을 확대 도시한 확대도들이다.
도 11 및 도 12는 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 13 내지 도 16은 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다.
도 17은 본 개시의 일 실시예에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 18 내지 도 28은 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다.
도 29는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 도시한 도면이다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'에 대한 평면도이다.
도 1 및 도 2를 참조하면, 반도체 장치는 기판(10), 기판(10) 내에 배치되는 식각 지연층(14), 기판(10) 상에 배치되는 층간절연층(12), 층간절연층(12) 상에 배치되는 금속층간절연층(18), 기판(10)과 층간절연층(12)을 관통하는 TSV(Through-silicon-via)(20, 30), 금속층간절연층(18) 내에 배치되는 금속층(M), 금속층간절연층(18) 상에 배치되는 접속 단자(19)를 포함할 수 있다.
기판(10)은 Si(Silicon), Ge(Germanium)과 같은 반도체, 또는 SiC(Silicon Carbide), GaAs(Gallium Arsenide), InAs(Indium Arsenide), 및 InP(Indium Phosphide)와 같은 화합물 반도체를 포함할 수 있다. 기판(10)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 기판(10)은 BOX층 (Buried Oxide layer)을 포함할 수 있다. 기판(10)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(10)은 STI (Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
층간절연층(12)은 기판(10) 상에 배치될 수 있다. 일 실시예에 있어서, 층간절연층(12)은 기판(10) 상에 형성되는 FEOL(Front-End-Of-Line) 구조에 포함되는 층간절연층일 수 있다. 또는, 층간절연층(12)은 기판(10) 상에 형성되는 FEOL 구조에 포함되는 층간절연층과 FEOL 구조 상에 형성되는 BEOL(Back-End-Of-Line) 구조에 포함되는 층간절연층을 포함할 수 있다.
TSV(20, 30)는 기판(10)과 층간절연층(12)을 수직으로 관통하는 관통홀(H1, H2) 내에 배치될 수 있다. TSV(20, 30)는 관통홀(H1, H2)을 한정하는 기판(10)과 층간절연층(12)의 내측벽에 접할 수 있다. 일 실시예에 있어서, 기판(10)과 층간절연층(12)에는 서로 다른 크기의 관통홀이 형성될 수 있다. 예를 들어, 관통홀은 제1 관통홀(H1)과 제1 관통홀(H1)보다 큰 제2 관통홀(H2)을 포함할 수 있다.
일 실시예에 있어서, TSV(20, 30)는 서로 다른 크기를 가지는 제1 TSV(20)와 제2 TSV(30)를 포함할 수 있다. 제1 TSV(20)는 제1 관통홀(H1) 내에 배치되며, 제2 TSV(30)은 제2 관통홀(H2) 내에 배치될 수 있다. 제1 TSV(20)는 기판(10) 내에서 제1 폭(W1)을 가지며, 제2 TSV(30)는 기판(10) 내에서 제1 폭(W1)에 비해 상대적으로 넓은 제2 폭(W2)을 가질 수 있다. 층간절연층(12) 내에서도 제2 TSV(30)가 제1 TSV(20)에 비해 상대적으로 넓은 폭을 가질 수 있다.
제1 TSV(20)는 제1 비아 절연층(21), 제1 배리어층(23) 및 제1 플러그(25)를 포함할 수 있다. 제1 TSV(20)를 구성하는 제1 비아 절연층(21), 제1 배리어층(23) 및 제1 플러그(25)는 제1 관통홀(H1) 내에서 기판(10)과 층간절연층(12)을 관통하도록 수직으로 연장될 수 있다. 제1 비아 절연층(21)은 외측벽이 기판(10)과 층간절연층(12) 접할 수 있다. 제1 비아 절연층(21)은 기판(10) 및 층간절연층(12)과 제1 TSV(20)를 상호 이격시키는 역할을 한다. 예를 들어, 제1 비아 절연층(21)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 제1 비아 절연층(21)을 형성하기 위하여 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical Vapor Deposition) 공정을 이용할 수 있다.
제1 배리어층(23)은 제1 비아 절연층(21)에 의해 둘러싸일 수 있다. 제1 배리어층(23)은 비교적 낮은 배선 저항을 가지는 도전층일 수 있다. 예를 들어, 제1 배리어층(23)은 W, WN, Ti, TiN, Ta, TaN 및 Ru 중 선택되는 적어도 하나를 포함하는 단일층 또는 다중층으로 이루어질 수 있다. 제1 배리어층(23)은 PVD(Physical Vapor Deposition) 공정 또는 CVD(Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 또는, 제1 배리어층(23)은 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수도 있다.
제1 플러그는(25) 제1 배리어층(23)에 의해 둘러싸일 수 있다. 제1 플러그(25)는 제1 배리어층(23)과는 다른 금속을 포함할 수 있다. 예를 들어, 제1 플러그(25)는 Cu, W, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuW 중 적어도 하나를 포함할 수 있다.
제2 TSV(30)는 제2 비아 절연층(31), 제2 배리어층(33) 및 제2 플러그(35)를 포함할 수 있다. 일 실시예에 있어서, 제2 비아 절연층(31)은 제1 비아 절연층(21)과 동일한 물질과 동일한 두께를 가질 수 있다. 제2 배리어층(33)은 제1 배리어층(23)과 동일한 물질과 동일한 두께를 가질 수 있다. 제2 플러그(35)는 제1 플러그(25)와 동일한 물질을 가지되, 제1 플러그(25)보다 넓은 폭을 가질 수 있다.
식각 지연층(14)은 제2 TSV(30)의 외측벽의 일부를 둘러쌀 수 있다. 일 실시예에 있어서, 식각 지연층(14)은 기판(10) 내에 배치되며, 상면이 기판(10)의 상면과 실질적으로 동일한 평면을 이룰 수 있다. 식각 지연층(14)의 상면은 층간절연층(12)의 하면과 접할 수 있다. 예를 들어, 식각 지연층(14)은 SiN 계열 물질, Oxide 계열 물질, Si 계열 물질(예를 들어, SiGe), Metal 계열 물질, 또는 Carbon 계열 물질 중 적어도 하나를 포함할 수 있다.
식각 지연층(14)은 평면적 관점에서 다각형의 형상을 가질 수 있다. 예를 들어, 도 2에 도시된 것과 같이, 식각 지연층(14)은 사각형의 형상을 가질 수 있다. 또는, 식각 지연층(14)은 원형의 형상을 가질 수 있다. 또한, 도 2에서 제1 TSV(20) 및 제2 TSV(30)는 원형의 단면 형상을 가지는 것을 도시되었으나, 본 발명은 이에 한정되지 않는다. 예를 들면, 제1 TSV(20) 및/또는 제2 TSV(30)의 평면 구조는 다각형, 타원형 등의 다양한 단면 형상을 가질 수 있다.
기판(10)의 배면 상에는 TSV(20, 30)에 연결되는 도전층(55)이 배치될 수 있다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 3에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 및 도 2에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 3을 참조하면, 제1 관통홀(H1)은 기판(10)과 층간절연층(12)이 인접하는 영역에서 층간절연층(12)의 하부에 제1 언더컷(UC1) 영역을 포함할 수 있다. 제2 관통홀(H2)은 기판(10)과 식각 지연층(14)이 인접하는 영역에서 식각 지연층(14)의 하부에 제2 언더컷(UC2) 영역을 포함할 수 있다.
제1 비아 절연층(21)은 제1 관통홀(H1) 내에서 제1 언더컷 영역(UC1)을 채우며, 층간절연층(12)의 하면에 접하는 제1 돌출부(P1)를 포함할 수 있다. 제1 돌출부(P1)의 수평 방향의 두께는 제1 비아 절연층(21) 중 다른 부분들에서의 수평 방향의 두께보다 두꺼울 수 있다.
제2 비아 절연층(31)은 제2 관통홀(H2) 내에서 제2 언더컷(UC2) 영역을 채우며, 식각 지연층(14)의 하면에 접하는 제2 돌출부(P2)를 포함할 수 있다. 제2 돌출부(P2)는 제1 돌출부(P1)와 다른 높이에 위치할 수 있다. 예를 들어, 제2 돌출부(P2)는 수직적 관점에서 제1 돌출부(P1)보다 층간절연층(12)에 멀리 위치하고, 기판(10)의 배면에 가깝게 배치될 수 있다. 제2 돌출부(P2)의 수평 방향의 두께는 제2 비아 절연층(31) 중 다른 부분들에서의 수평 방향의 두께보다 두꺼울 수 있다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 4에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 3에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 4를 참조하면, TSV(20, 30)를 한정하는 기판(10)의 측벽에는 비평탄부(NF)가 형성될 수 있다. 비아 절연층(21, 31)은 기판(10)의 측벽에 포함된 비평탄부(NF)에 접하면서 비평탄부(NF)에 상응하는 형상의 비평탄부를 가질 수 있다. 기판(10)의 측벽에 형성된 비평탄부(NF)는 기판(10)에 관통홀(H1, H2)을 형성하는 공정 중에 형성될 수 있다. 일 실시예에 있어서, 비평탄부(NF)를 포함하는 측벽으로 한정되는 관통홀(H1, H2)은 보쉬 공정(bosch process)를 통해 형성될 수 있다. 예를 들어, 기판(10)에 관통홀(H1, H2)을 형성하기 위해 SF6 또는 O2 플라즈마를 이용한 ICP DRIE(Inductive Coupled Plasma Deep Reactive Ion Etching) 공정과, C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션(passivation) 공정이 수 차례 반복될 수 있다.
일 실시예에 있어서, 기판(10)의 측벽에 형성된 비평탄부(NF)와 비아 절연층(21, 31)에 형성된 비평탄부에 형성된 요철들의 크기는 층간절연층(12)의 하면으로부터 기판(10)의 배면에 가까워질수록 작아질 수 있다. 예를 들어, 기판(10)의 측벽에 형성된 비평탄부(NF)는 층간절연층(12)에 인접한 일부 영역에 형성되고, 기판(10)의 배면에 인접한 부분은 평탄한 표면을 가질 수 있다.
TSV(20, 30)를 한정하는 기판(10)은 층간절연층(12)과 인접하는 부분에서 TSV(20, 30)의 내측으로 연장되는 돌출부(PS1, PS2)를 포함할 수 있다. 돌출부(PS1)는 층간절연층(12)과 제1 비아 절연층(21)의 제1 돌출부(P1) 사이에 개재되며, 층간절연층(12)과 제1 비아 절연층(21)의 제1 돌출부(P1)는 접하지 않을 수 있다. 또한, 돌출부(PS2)는 식각 지연층(14)과 제2 비아 절연층(31)의 제2 돌출부(P2) 사이에 개재되며, 층간절연층(12)과 제2 비아 절연층(31)의 제2 돌출부(P2)는 접하지 않을 수 있다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 5에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 4에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 5를 참조하면, 식각 지연층(14)의 제2 TSV(30)를 둘러싸는 내측벽(S14)은 제2 TSV(30)의 외측 방향으로 오목하게 함입될 수 있다. 제2 비아 절연층(31)은 식각 지연층(14)의 오목한 내측벽(S14)에 접하는 부분이 제2 TSV(30)의 외측 방향으로 돌출되는 볼록부를 포함할 수 있다. 제2 배리어층(33)은 제2 비아 절연층(31)의 볼록부에 접하는 부분에 볼록부가 형성될 수 있다. 제2 플러그(35)는 제2 배리어층(33)의 볼록부에 접하는 부분에 볼록부가 형성될 수 있다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 7 내지 도 10은 도 6의 실시예들에 따른 A 영역을 확대 도시한 확대도들이다. 도 1 내지 도 10에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 5에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 6 내지 도 8을 참조하면, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에는 오버행(OH)이 형성될 수 있다. 오버행(OH)은 기판(10)의 배면으로 갈수록 기판(10)의 측벽에서 제1 TSV(20)의 내측 방향으로 연장되는 제1 경사면(S1) 및 기판(10)의 상면으로 갈수록 기판(10)의 측벽에서 제1 TSV(20)의 내측 방향으로 연장되는 제2 경사면(S2)을 포함할 수 있다. 제1 비아 절연층(21)의 외측면은 기판(10)의 측벽에 형성된 오버행(OH)에 접하면서, 오버행(OH)에 상응하는 함입부를 포함할 수 있다.
일 실시예에 있어서, 제1 비아 절연층(21)의 내측면은 함입부와 대응되는 레벨에서 제1 TSV(20)의 내측 방향으로 연장되는 오버행(OH21)을 포함할 수 있다. 제1 배리어층(23)의 외측면은 제1 비아 절연층(21)의 오버행(OH21)에 접하면서, 오버행(OH21)에 상응하는 함입부를 포함할 수 있다. 전술한 내용과 동일한 방식으로, 제1 배리어층(23)의 내측면에 오버행(OH23)이 형성될 수 있으며, 제1 플러그(25)의 외측면에 함입부가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 도 8에 도시된 것과 같이, 기판(10)이 오버행(OH)을 포함하는 경우에도, 제1 비아 절연층(21)와 제1 배리어층(23)은 오버행(OH21, OH23)을 포함하지 않을 수 있다.
도 6 및 도 9를 참조하면, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에는 볼록부들을 포함하는 요철들이 형성될 수 있다. 기판(10)의 측벽에 형성된 오버행(OH)은 요철들을 이루는 볼록부들 중 어느 하나일 수 있다. 일 실시예에 있어서, 기판(10)의 측벽에 형성된 오버행(OH)은 볼록부들 중 가장 크기가 큰 것일 수 있다.
도 10을 참조하면, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에 형성된 오버행(OH)은 제1 플러그(25)와 가까워지는 방향으로 볼록한 단면을 가지는 제1 경사면(S1)과 제1 플러그(25)와 멀어지는 방향으로 오목한 단면을 가지는 제2 경사면(S1)을 포함할 수 있다.
도 11 및 도 12는 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 12에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 10에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 11을 참조하면, 제1 TSV(20)는 오버행(OH)의 상부에서의 폭(WU)이 오버행(OH)의 하부에서의 폭(WD)보다 클 수 있다. 또는, 도 12를 참조하면, 제1 TSV(20)는 오버행(OH)의 상부에서의 폭(WU)이 오버행(OH)의 하부에서의 폭(WD)보다 작을 수도 있다.
도 13 내지 도 16은 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다. 도 1 내지 도 16에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 12에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 13을 참조하면, 층간절연층(12)은 기판(20) 상에 적층되는 복수의 절연층(12, 13)을 포함할 수 있다. 일 실시예에 있어서, 제1 층간절연층(12A)과 제2 층간절연층(12B)이 교번하여 적층될 수 있다. 예를 들어, 도 13에는 4층의 절연층을 포함하는 4중층 구조를 포함하는 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 적층되는 층들의 수는 특별히 제한되지 않는다.
예를 들어, 제1 층간절연층(12A)은 TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma), BPSG(Boro-PhosphoSilicate Glass), FCVD(Flowable Chemical Vapor Deposition)산화물, 또는 약 2.2 ∼ 2.4의 초저유전상수 (Ultra-Low Dielectric Constant K)를 가지는 ULK(Ultra Low K) 물질을 포함할 수 있다. ULK 물질은 예를 들면 SiOC 또는 SiCOH으로 이루어질 수 있다. 제2 층간절연층(12B)은 SiN(Silicon Nitride) 또는 SiON(Silicon OxyNitride)을 포함할 수 있다. 다만, 본 발명이 제시된 실시예들에 한정되는 것은 아니다.
일 실시예에 있어서, 제1 TSV(20) 및 제2 TSV(30)에 접하는 제1 층간절연층(12A)의 단부와 제2 층간절연층(12A)의 단부의 위치가 서로 다를 수 있다. 예를 들어, 제1 층간절연층(12A)의 단부가 제2 층간절연층(12A)의 단부보다 배리어층(23, 33)의 외측벽에 가깝게 위치할 수 있다. 이에, TSV(20, 30)에 접하는 층간절연층(12)의 측벽은 요철 형상(Y1)을 가질 수 있다.
층간절연층(12)의 측벽이 요철 형상(Y1)을 포함하는 경우에, 층간절연층(12)과 접하는 비아 절연층(21, 31)은 요철 형상(Y1)에 상응하는 비평탄면을 포함할 수 있다.
도 14를 참조하면, 식각 지연층(14)은 층간절연층(12) 내에 배치될 수 있다. 일 실시예에 있어서, 식각 지연층(14)은 제1 층간절연층(12A)과 동일 레벨에 위치할 수 있다. 예를 들어, 식각 지연층(14)의 하면이 제2 층간절연층(12B)의 상면과 접하며, 제1 층간절연층(12A)의 하면과 실질적으로 동일 평면을 이룰 수 있다.
일 실시예에 있어서, 식각 지연층(14)의 두께는 제1 층간절연층(12A)의 두께보다 얇거나 제1 층간절연층(12A)의 두께에 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 식각 지연층(14)의 두께는 층간절연층(12)의 두께보다 얇거나 층간절연층(12)의 두께와 대응될 수도 있다.
도 15 및 도 16은 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다. 도 1 내지 도 16에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 14에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 15를 참조하면, 식각 지연층(14)은 복수의 절연층이 서로 상하로 이격되어 형성될 수 있다. 식각 지연층(14)은 제1 식각 지연층(14)(14A)과 제2 식각 지연층(14)(14B)을 포함할 수 있다. 일 실시예에 있어서, 제1 식각 지연층(14)(14A)은 기판(10)내에 배치되고, 제2 식각 지연층(14)(14B)은 층간절연층(12)내에 배치될 수 있다.
도 16을 참조하면, 식각 지연층(14)이 복수의 절연층을 포함하는 경우에, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에는 복수의 오버행(OH)이 형성될 수 있다. 일 실시예에 있어서, 식각 지연층(14)이 2개의 절연층을 포함하는 경우에는 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에 2개의 오버행(OH)이 형성될 수 있다. 오버행(OH)은 상부에 위치하는 제1 오버행(OH1)과 하부에 위치하는 제2 오버행(OH2)을 포함할 수 있다.
일 실시예에 있어서, 제1 오버행(OH1)과 제2 오버행(OH2)의 수직 방향의 이격 거리는 제1 식각 지연층(14A)의 하면과 제2 식각 지연층(14B)의 하면 간의 수직 거리(LVa-LVb)와 실질적으로 동일할 수 있다.
도 17은 본 개시의 일 실시예에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 17에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 17에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 17을 참조하면, 반도체 장치는 서로 다른 크기를 갖는 적어도 3개의 TSV(20, 30, 40)를 포함할 수 있다. 제1 TSV(20)는 제1 폭을 가지며, 제2 TSV(30)는 제1 폭보다 상대적으로 넓은 제2 폭을 가지며, 제3 TSV(40)는 제2 폭보다 상대적으로 넓은 제3 폭을 가질 수 있다.
일 실시예에 있어서, 제1 TSV(20)의 외측벽을 둘러싸는 기판(10)의 내측벽에는 2개의 오버행(OH1, OH2)이 형성될 수 있다. 오버행(OH1, OH2)은 제1 오버행(OH1)과 제1 오버행보다 낮은 레벨에 위치하는 제2 오버행(OH2)을 포함할 수 있다.
제2 TSV(30)를 둘러싸는 외측벽을 둘러싸는 기판(10)의 내측벽에는 1개의 제3 오버행(OH3)이 형성될 수 있다. 제3 오버행(OH3)은 제1 오버행(OH1)과 실질적으로 동일한 레벨에 위치할 수 있다. 제3 오버행(OH3)은 제1 오버행(OH1)과 동일한 공정 단계에서 형성될 수 있다.
식각 지연층(14)은 제1 식각 지연층(14-1), 제2 식각 지연층(14-2) 및 제3 식각 지연층(14-3)을 포함할 수 있다. 제1 식각 지연층(14-1)은 제2 TSV(30)의 외측벽의 일부를 감싸며, 층간절연층(12)의 내부에 배치될 수 있다. 제2 식각 지연층(14-2)은 제3 TSV(40)의 외측벽의 일부를 감싸며, 층간절연층(12)의 하면에 접하도록 기판(10) 내에 배치될 수 있다. 제3 식각 지연층(14-3)은 제3 TSV(40)의 외측벽의 일부를 감싸며, 제2 식각 지연층(14-2)의 상부에서 층간절연층(12) 내에 배치될 수 있다.
도 18 내지 도 28은 본 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다. 도 1 내지 도 28에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 17에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 18을 참조하면, 기판(10)의 상부에 식각 지연층(14)이 형성될 수 있다. 식각 지연층(14)은 기판(10)에 STI (Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조가 형성되는 단계에서 함께 형성될 수 있다. 또는, 식각 지연층(14)은 소자분리 구조가 형성되는 단계와는 별개의 독립적인 단계에서 형성될 수도 있다. 식각 지연층(14)은 기판(10)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다.
기판(10)과 식각 지연층(14) 상에 다양한 종류의 복수의 개별 소자(individual device)와 층간절연층(12)을 포함하는 FEOL 구조가 형성될 수 있다. 층간절연층(12) 상에 마스크 패턴(16)이 형성되고, 마스크 패턴(16)에는 층간절연층(12)의 상면을 일부 노출시키는 오픈 영역이 형성될 수 있다. 오픈 영역은 상대적으로 좁은 크기를 가지는 제1 오픈 영역과 상대적으로 넓은 크기를 갖는 제2 오픈 영역을 포함할 수 있다. 제2 오픈 영역은 수직적 관점에서 식각 지연층(14)과 대응되는 영역에 위치할 수 있다. 마스크 패턴(16)은 포토레지스트막일 수 있다.
도 19를 참조하면, 마스크 패턴(16)을 식각 마스크로 이용하여 층간절연층(12)이 식각되고, 제1 오픈 영역(OP1)의 하부에 기판(10)의 상면을 노출시키는 제1 관통홀(H1)이 형성되며, 제2 오픈 영역(OP2)의 하부에 식각 지연층(14)의 상면을 노출시키는 제2 관통홀(H2)이 노출될 수 있다.
도 20을 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 기판(10)이 선택적으로 식각될 수 있다. 기판(10)의 상부가 식각되어 제1 관통홀(H1)이 기판(10) 내에 소정의 깊이를 갖도록 하방으로 연장될 수 있다. 예를 들어, 제1 관통홀(H1)이 형성되는 공정은 이방성 식각 공정 또는 보쉬 공정(bosch process)이 이용될 수 있다. 제1 관통홀(H1)이 형성되는 과정에서 제2 관통홀(H2) 통해 노출된 식각 지연층(14)은 선택비를 가지므로 식각되지 않거나 일부만 식각될 수 있다. 그 결과, 제1 관통홀(H1)의 깊이(LVS)가 제2 관통홀(H2)의 깊이보다 깊어질 수 있다.
일 실시예에 있어서, 도 20에는 도시되지 않았지만, 제1 관통홀(H1)이 형성되는 과정에서 층간절연층(12)과 인접한 기판(10)의 측벽이 식각되어 층간절연층(12) 하면의 일부를 노출시키는 언더컷이 형성될 수 있다.
도 21을 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 식각 지연층(14)이 선택적으로 식각될 수 있다. 제2 관통홀(H2)을 통해 식각 지연층(14)이 식각되어 제2 관통홀(H2)이 하방으로 연장될 수 있다. 식각 지연층(14)은 기판(10)의 상면이 노출될 때까지 식각될 수 있다. 식각 지연층(14)이 선택적으로 식각되는 과정에서 제1 관통홀(H1)을 통해 노출되는 기판(10)은 식각되지 않을 수 있다.
도 22를 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 기판(10)이 식각되고, 제1 관통홀(H1)과 제2 관통홀(H2)이 하방으로 연장될 수 있다. 제1 관통홀(H1)이 제2 관통홀(H2)보다 상대적으로 작은 CD(Critical Dimension)을 가져 식각 속도가(etch rate)가 느릴 수 있다. 일 실시예에 있어서, 제1 관통홀(H1)의 깊이(LV1)가 제2 관통홀(H2)의 깊이(LV2)와 동일해질 때까지 기판(10)이 식각될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 제1 관통홀(H1)의 깊이(LV1)가 제2 관통홀(H2)의 깊이(LV2)보다 얕을 수도 있고, 깊을 수도 있다. 예를 들어, 제1 관통홀(H1)과 제2 관통홀(H2)이 연장되는 공정은 이방성 식각 공정 또는 보쉬 공정(bosch process)이 이용될 수 있으며, 또는 레이저 드릴링(laser drilling) 기술이 이용될 수도 있다.
일 실시예에 있어서, 제1 관통홀(H1)이 연장되는 과정에서 제1 관통홀(H1)을 한정하는 기판(10)의 측벽에 오버행(OH)이 형성될 수 있다. 오버행(OH)은 도 20 및 도 21에서 제1 관통홀(H1)이 가지는 깊이(LVS)에 대응되는 높이에 형성될 수 있다. 일 실시예에 있어서, 층간절연층(12)은 도 13 내지 도 17에서와 같이 복수의 절연층이 적층된 다중층 구조를 포함할 수 있다. 이 경우, 도 13 내지 도 17에서 도시된 것과 유사하게 제1 관통홀(H1)과 제2 관통홀(H2)에 의해 노출되는 층간절연층(12)의 측벽에는 요철이 형성될 수 있다.
도면에는 도시되지 않았지만, 일 실시예에 있어서, 제2 관통홀(H2)이 연장되는 과정에서 층간절연층(12)과 인접한 식각 지연층(14)의 측벽이 식각되어 식각 지연층(14) 하면의 일부를 노출시키는 언더컷이 형성될 수 있다.
도 23을 참조하면, 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 측벽과 저면을 덮는 비아 절연층(91)이 형성될 수 있다. 비아 절연층(91)은 층간절연층(12)의 상면과 제1 관통홀(H1)과 제2 관통홀(H2)에 의해 노출되는 층간절연층(12)의 측벽을 덮도록 형성될 수 있다. 일 실시예에 있어서, 제1 관통홀(H1)에 층간절연층(12)과 기판(10)이 인접한 영역에 언더컷이 형성되고, 제2 관통홀(H2)에 식각 지연층(14)과 기판(10)이 인접한 영역에 언더컷이 형성되는 경우 비아 절연층(91)은 언더컷을 채우도록 형성될 수 있으며, 이에 따라, 비아 절연층(91)은 도 3 또는 도 4와 같은 돌출부를 포함할 수 있다.
도 24를 참조하면, 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 및 외부에서 비아 절연층(91)을 덮는 배리어층(93)이 형성될 수 있다. 예를 들어, 배리어층(93)은 CVD 또는 PVD 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 배리어층(93)은 종의 물질로 이루어지는 단일막 또는 적어도 2 종의 물질을 포함하는 다중막으로 이루어질 수 있다. 일 실시예에 있어서, 배리어층(93)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
배리어층(93) 상에 제1 관통홀(H1)과 제2 관통홀(H2)의 남는 공간을 채우는 플러그층(95)이 형성될 수 있다. 플러그층(95)은 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 및 외부에서 배리어층(93)을 덮을 수 있다.
도 25 및 도 26을 참조하면, 층간절연층(12)을 식각 정지층으로 이용하는 평탄화 공정을 통해 비아 절연층(91), 배리어층(93), 및 플러그층(95)을 연마되고, 층간절연층(12)의 상면이 노출될 수 있다. 비아 절연층(91), 배리어층(93), 및 플러그층(95)은 층간절연층(12)의 상면과 동일한 레벨의 상단을 가지며, 제1 관통홀(H1) 내에 배치되는 제1 비아 절연층(21), 제1 배리어층(23), 제1 플러그층(25)을 포함하는 제1 TSV(20)로 남게 될 수 있다. 또한, 비아 절연층(91), 배리어층(93), 및 플러그층(95)은 층간절연층(12)의 상면과 동일한 레벨의 상단을 가지며, 제2 관통홀(H2) 내에 배치되는 제2 비아 절연층(31), 제2 배리어층(33), 제1 플러그층(35)을 포함하는 제2 TSV(30)로 남게 될 수 있다.
층간절연층(12), 제1 TSV(20) 및 제2 TSV(30) 상에 금속층간절연층(18)과 금속층(M)이 형성될 수 있다. 금속층간절연층(18) 상에 금속층(M)과 접속되는 접속 단자가 형성될 수 있다.
도 27을 참조하면, 기판(10)이 배면으로부터 일부 제거되어, 제1 TSV(20)와 제2 TSV(30)가 기판(10)의 배면으로부터 돌출될 수 있다.
도 28을 참조하면, 기판(10)의 배면을 덮는 하부 절연막이 형성될 수 있따. 하부 절연막은 기판의 배면으로부터 돌출된 제1 TSV(20)와 제2 TSV(30)를 덮도록 형성될 수 있다. 예를 들어, 하부 절연막은 실리콘 산화막, 실리콘 질화막, 또는 폴리머를 포함할 수 있다.
도 29는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 도시한 도면이다.
도 29를 참조하면, 도 28과는 달리, 반도체 장치에서 제2 TSV(30)를 둘러싸는 식각 정지층(14)이 생략될 수 있다. 예를 들어, 식각 정지층(14)은 TSV(20, 30)를 형성하는 과정 중 평탄화 공정을 통해 식각되어 완전히 제거될 수 있다. 또는, 식각 정지층(14)은 도 21의 단계에서 완전히 제거될 수 있다.
이후, 도면에는 도시되지 않았지만, 기판(10)의 배면 측에서 평탄화된 표면이 얻어질 때까지 하부 절연막의 노출 표면으로부터 연마 공정을 진행할 수 있다. 기판(10)의 배면 측에서 평탄화된 제1 TSV와 제2 TSV의 저면을 노출시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 기판 12: 층간절연층
14: 식각 지연층 16: 마스크 패턴
12A: 제1 층간절연층 12B: 제2 층간절연층
20: 제1 TSV 30: 제2 TSV
18: 금속간층간절연층 19: 접속 단자
H1: 제1 관통홀 H2: 제2 관통홀
21: 제1 비아 절연층 23: 제1 배리어층
25: 제1 플러그 M: 금속층
31: 제2 비아 절연층 33: 제2 배리어층
35: 제2 플러그
UC1: 제1 언더컷 UC2: 제2 언더컷
P1: 제1 돌출부 P2: 제2 돌출부
PS1, PS2: 돌출부 NF: 비평탄부
OH, OH21, OH23: 오버행
91: 비아 절연층 93: 배리어층
95: 플러그층

Claims (20)

  1. 기판 및 상기 기판 상의 층간절연층;
    상기 기판의 상부에 배치되는 제1 식각 지연층;
    상기 기판과 상기 층간절연층을 수직으로 관통하는 제1 TSV; 및
    상기 기판, 상기 층간절연층 및 상기 제1 식각 지연층을 수직으로 관통하는 제2 TSV를 포함하며,
    상기 제1 TSV는 상기 층간절연층을 관통하는 제1 상부 및 상기 기판을 관통하는 제1 하부를 포함하고,
    상기 제2 TSV는 상기 층간절연층을 관통하는 제2 상부 및 상기 기판을 관통하는 제2 하부를 포함하며,
    상기 제2 TSV의 상기 제2 하부는 제1 TSV의 제1 하부보다 큰 폭을 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 식각 지연층은,
    내측면이 상기 제2 TSV의 외측면 일부를 둘러싸고, 하면과 외측면이 상기 기판에 접하며, 상면이 상기 층간절연층에 접하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 식각 지연층은,
    상기 제2 TSV의 외측면과 접하는 내측면이 제2 TSV의 외측 방향으로 오목하게 함입된 반도체 장치.
  4. 제1항에 있어서,
    상기 기판은,
    상기 제1 TSV의 외측면과 접하는 내측벽을 포함하며,
    상기 내측벽은,
    상기 제1 TSV의 내측을 향하여 돌출되는 오버행을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 TSV는,
    상기 오버행보다 높은 레벨에서의 폭이 상기 오버행보다 낮은 레벨에서의 폭보다 넓은 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 TSV은,
    상기 오버행보다 낮은 레벨에서의 크기가 상기 오버행보다 높은 레벨에서의 크기보다 넓은 반도체 장치.
  7. 제1항에 있어서,
    상기 층간절연층은,
    서로 다른 물질을 포함하고 상기 기판 상에 교대로 적층되는 제1 층간절연층과 제2 층간절연층을 포함하며,
    상기 제1 TSV 및 상기 제2 TSV와 접하는 상기 층간절연층의 내측벽은 요철 형상을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 식각 지연층은
    상기 층간절연층 내에 배치되며, 하면의 레벨이 상기 기판의 상면의 레벨과 실질적으로 대응되거나 그보다 높고, 상면의 레벨이 상기 층간절연층의 상면의 레벨과 실질적으로 동일하거나 그보다 낮은 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 식각 지연층은,
    하면과 외측면이 상기 기판에 접하며, 상면이 상기 층간절연층에 접하며,
    상기 반도체 장치는:
    상기 제2 TSV의 외측면 일부를 둘러싸며, 상기 제1 식각 지연층과 수직으로 이격되고, 상기 층간절연층 내에 배치되는 제2 식각 지연층을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 기판은,
    상기 제1 TSV의 외측면과 접하는 내측벽을 포함하며,
    상기 내측벽은,
    상기 제1 TSV의 내측을 향하여 돌출되는 제1 오버행 및 상기 제1 오버행보다 낮은 레벨에 위치하는 제2 오버행을 더 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 오버행과 상기 제2 오버행의 수직 이격 거리는,
    상기 제1 식각 지연층의 하면과 상기 제2 식각 지연층의 하면 간의 수직 이격거리에 실질적으로 대응되는 반도체 장치.
  12. 제1항에 있어서,
    상기 반도체 장치는:
    상기 제1 TSV가 배치되며, 상기 기판과 상기 층간절연층을 수직으로 관통하는 제1 관통홀; 및
    상기 제2 TSV가 배치되며, 상기 기판, 상기 층간절연층 및 상기 식각 지연층을 수직으로 관통하고, 상기 제1 관통홀보다 상대적으로 넓은 폭을 갖는 제2 관통홀을 포함하며,
    상기 제1 관통홀은,
    상기 층간절연층의 하부에 형성되는 제1 언더컷 영역을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 관통홀은,
    상기 제1 식각 지연층의 하부에 형성되는 제2 언더컷 영역을 포함하며,
    상기 제2 언더컷 영역은 상기 제1 언더컷 영역보다 낮은 레벨에 위치하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 TSV는 제1 비아 절연층, 제1 배리어층 및 제1 플러그를 포함하고, 상기 제1 비아 절연층은 상기 제1 언더컷 영역을 채우는 제1 돌출부를 포함하며,
    상기 제1 돌출부는 상기 층간절연층의 하면에 접하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 TSV는 제2 비아 절연층, 제2 배리어층 및 제2 플러그를 포함하고, 상기 제2 비아 절연층은 상기 제2 언더컷 영역을 채우는 제2 돌출부를 포함하며,
    상기 제2 돌출부는 상기 제1 식각 지연층의 하면에 접하는 반도체 장치.
  16. 기판;
    상기 기판 상의 층간절연층;
    상기 기판과 상기 층간절연층을 관통하며, 제1 폭을 갖는 제1 TSV;
    상기 기판과 상기 층간절연층을 관통하며, 제2 폭을 갖는 제2 TSV;
    상기 기판과 상기 층간절연층을 관통하며, 제3 폭을 갖는 제3 TSV;
    상기 층간절연층 내에서 상기 제2 TSV의 외측면의 일부를 둘러싸는 제1 식각 지연층; 및
    상기 층간절연층 내에서 상기 제3 TSV의 외측면의 일부를 둘러싸는 제2 식각 지연층을 포함하며,
    상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제2 폭은 상기 제3 폭보다 좁은 반도체 장치.
  17. 제16항에 있어서,
    상기 반도체 장치는:
    상기 제2 식각 지연층의 하부에서 상기 기판과 접하며, 상기 제3 TSV의 외측면의 다른 일부를 둘러싸는 제3 식각 지연층을 더 포함하는 반도체 장치.
  18. 제16항에 있어서,
    상기 제1 TSV를 둘러싸는 상기 기판의 내측벽은 적어도 2개의 오버행을 포함하는 반도체 장치.
  19. 제16항에 있어서,
    상기 제2 TSV를 둘러싸는 기판의 내측벽은 적어도 1개의 오버행을 포함하는 반도체 장치.
  20. 기판의 상부에 식각 지연층을 형성하는 단계;
    상기 기판과 상기 식각 지연층 상에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 상기 기판의 상면을 노출시키는 제1 관통홀과, 상기 식각 지연층의 상면을 노출시키며 상기 제1 관통홀보다 크기가 큰 제2 관통홀을 형성하는 단계;
    상기 제1 관통홀을 통해 상기 기판을 선택적으로 식각하여 상기 제1 관통홀을 하방으로 연장하는 단계;
    상기 제2 관통홀을 통해 상기 식각 지연층을 선택적으로 식각하여 상기 제2 관통홀을 통해 상기 기판을 노출시키는 단계; 및
    상기 제1 관통홀을 통해 노출된 상기 기판과 상기 제2 관통홀을 통해 노출된 상기 기판을 식각하여 상기 제1 관통홀과 상기 제2 관통홀의 깊이 차이를 조절하는 단계를 포함하는 반도체 장치 제조 방법.
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