CN113745184A - 半导体器件 - Google Patents

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buried conductive
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金镇南
金石镐
罗勋奏
文光辰
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Abstract

本发明提供一种半导体器件，该半导体器件包括：衬底，具有其上设置有有源区的第一表面和与第一表面相反的第二表面；掩埋导线，在一个方向上延伸并具有被掩埋在有源区中的部分；覆盖掩埋导线的绝缘部分；设置在绝缘部分上并连接到掩埋导线的接触结构；从第二表面延伸到绝缘部分并暴露掩埋导线的掩埋部分的贯穿孔；设置在掩埋导线的侧表面上并暴露掩埋部分的底表面和与底表面相邻的侧表面的绝缘隔离膜；接触掩埋导线的底表面和相邻的侧表面的贯穿通路；围绕贯穿通路的绝缘衬层。

Description

半导体器件
技术领域
本发明构思涉及半导体器件。
背景技术
在诸如逻辑电路和存储器的各种半导体器件中，源极/漏极通过接触结构连接到后道工序(BEOL)的金属线。
一种从衬底的背面形成诸如TSV的导电贯穿结构并将导电贯穿结构落着在位于衬底的正面的导线上的方法，被用于将BEOL的至少一部分(例如电源线)连接到位于衬底的背面的元件。
发明内容
示例实施方式提供了一种半导体器件，其中可以减小导电贯穿结构和掩埋导线的接触电阻。
根据本发明的一示例性实施方式，一种半导体器件包括：衬底，具有彼此相反的第一表面和第二表面，并且在第一表面处提供有有源区，有源区具有在第一方向上延伸的多个鳍；限定有源区的第一隔离区，第一隔离区的底表面低于衬底的第一表面的最高表面；限定所述多个有源鳍的第二隔离区，第二隔离区的底表面高于第一隔离区的底表面；掩埋导线，被掩埋在第二隔离区中并在第一方向上延伸；绝缘隔离膜，包括设置在第二隔离区和掩埋导线之间的第一部分；层间绝缘层，设置在第一隔离区和第二隔离区上并覆盖掩埋导线；接触结构，穿透层间绝缘层并连接到掩埋导线；贯穿孔，从衬底的第二表面朝向衬底的第一表面延伸并暴露掩埋导线的一部分，掩埋导线的暴露部分朝向衬底的第二表面延伸超过第二隔离区的底表面；贯穿通路，设置在贯穿孔中，并接触掩埋导线的暴露部分的底表面和掩埋导线的暴露部分的侧表面，掩埋导线的暴露部分的侧表面与掩埋导线的暴露部分的底表面相邻；以及绝缘衬层，设置在贯穿孔的内侧壁和贯穿通路之间。
根据本发明的一示例性实施方式，一种半导体器件包括：衬底，具有第一表面和与第一表面相反的第二表面，并且在第一表面处提供有有源区；掩埋导线，设置在有源区中并在第一方向上延伸，掩埋导线具有第一部分和第二部分，并且掩埋导线的第二部分被有源区围绕；绝缘层，设置在衬底的第一表面上并覆盖掩埋导线，掩埋导线的第一部分被掩埋在绝缘层中；接触结构，设置在绝缘层上并连接到掩埋导线；贯穿孔，从衬底的第二表面延伸到绝缘层并暴露掩埋导线的第二部分；绝缘隔离膜，设置在掩埋导线的侧表面上并围绕掩埋导线，绝缘隔离膜暴露掩埋导线的第二部分的底表面和掩埋导线的第二部分的侧表面，掩埋导线的第二部分的侧表面与掩埋导线的第二部分的底表面相邻；贯穿通路，设置在贯穿孔中，并接触掩埋导线的第二部分的底表面和掩埋导线的第二部分的侧表面；绝缘衬层，设置在贯穿孔的内侧壁和贯穿通路之间；以及背面布线，设置在衬底的第二表面上并连接到贯穿通路。
根据本发明的一示例性实施方式，一种半导体器件包括：衬底，具有第一表面和与第一表面相反的第二表面并在第一表面处具有有源区；贯穿通路，从衬底的第二表面朝向其第一表面延伸；绝缘层，设置在衬底的第一表面上；掩埋导线，被掩埋在绝缘层和贯穿通路中并在第一方向上延伸；接触结构，设置在绝缘层上并连接到掩埋导线；绝缘隔离膜，设置在掩埋导线的侧表面上并围绕掩埋导线，绝缘隔离膜暴露掩埋导线的底表面和掩埋导线的侧表面的一部分，掩埋导线的侧表面的该部分与其底表面相邻；绝缘衬层，设置在贯穿通路的侧表面上，并配置为使贯穿通路与衬底的有源区绝缘；以及背面布线，设置在衬底的第二表面上并连接到贯穿通路。
附图说明
从下面结合附图进行的详细描述，本发明构思的以上和其它方面、特征和优点将被更清楚地理解，其中：
图1是示出根据一示例实施方式的半导体器件的俯视图；
图2是图1中示出的半导体器件的沿线I-I'和线II-II'截取的剖视图；
图3是示出图2所示的半导体器件的“A1”的放大剖视图；
图4是示出根据一示例实施方式的半导体器件的后视图；
图5A至图5C是示出根据各种实施方式的半导体器件的局部剖视图；
图6A和图6B是示出根据各种实施方式的半导体器件的局部剖视图；
图7是示出根据一示例实施方式的半导体器件的剖视图；
图8是示出图7所示的半导体器件的“A2”的放大剖视图；
图9是示出根据一示例实施方式的半导体器件的放大剖视图；
图10A至图10E是示出制造图1所示的半导体器件的方法的剖视图；和
图11A至图11D是示出制造图1所示的半导体器件的方法的剖视图。
具体实施方式
在下文中，将参照附图详细描述各种实施方式。
图1是示出根据一示例实施方式的半导体器件的俯视图，图2是图1中示出的半导体器件的沿线I-I'和线II-II'截取的剖视图。图3是示出图2所示的半导体器件的“A1”的放大剖视图。
参考图1和图2，根据一示例实施方式的半导体器件100可以包括具有有源区102的衬底101。多个有源鳍105可以设置在有源区102的上表面上。
在一些实施方式中，衬底101可以包括诸如Si或Ge的半导体，或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。在另一示例中，衬底101可以具有绝缘体上硅(SOI)结构。有源区102可以是导电区，诸如掺有杂质的阱或掺有杂质的结构。在本实施方式中，有源区102可以是用于P-MOS晶体管的n型阱或用于N-MOS晶体管的p型阱，但不限于此。
多个有源鳍105分别具有从有源区102的上表面向上(例如，在z方向上)突出的结构。例如，有源鳍105可以从衬底101的顶表面突出。应当注意，在一些实施方式中，有源鳍105可以是衬底的一部分，以这种方式，从衬底突出是指突出超过衬底101的顶表面(例如，其中衬底101本身具有延伸超过其主表面的突起)。如图1所示，多个有源鳍105可以并排布置在有源区102的上表面上，以在第一方向(例如，x方向)上延伸。有源鳍105可以被提供作为每个晶体管的有源区。在本实施方式中，每个源极/漏极区110可以提供在两个有源鳍105上。本发明不限于此。在一示例实施方式中，每个源极/漏极区110可以提供在一个有源鳍105、或者三个或更多个有源鳍105上。
源极/漏极区110(即，源极/漏极)可以分别形成在位于栅极结构GS的相反两侧的有源鳍105的部分区域中。在本示例实施方式中，通过在有源鳍105的部分区域中形成凹陷并在该凹陷中执行选择性外延生长(SEG)，源极/漏极区110可以形成为具有比有源鳍105的上表面的水平高的水平的上表面。该源极/漏极区110也被称为升高的源极/漏极(RSD)。例如，源极/漏极区110可以由Si、SiGe或Ge形成，并且可以具有n型和p型导电类型中的一种导电类型。当形成p型源极/漏极区110时，用SiGe进行再生长，并且可以使用例如硼(B)、铟(In)、镓(Ga)、三氟化硼(BF3)等作为p型杂质进行掺杂。当使用硅(Si)形成n型源极/漏极区110时，可以使用例如磷(P)、氮(N)、砷(As)、锑(Sb)等进行掺杂。在生长工艺期间，沿着晶体学稳定的表面可以形成不同的形状。例如，如图2所示，源极/漏极区110可以具有五边形横截面(在p型的情况下)，但是可选地可以具有有平缓角度的六边形或多边形横截面(在n型的情况下)。
根据示例实施方式的半导体器件100可以包括栅极结构GS。参照图1，栅极结构GS可以具有在与第一方向(例如，x方向)相交的第二方向(例如，y方向)上延伸的线形。栅极结构GS可以与有源鳍105的一部分重叠。
如图2所示，在本实施方式中采用的栅极结构GS可以包括栅极间隔物141、顺序地设置在栅极间隔物141之间的栅极电介质层142和栅电极145、以及设置在栅电极145上的栅极盖层147。例如，栅极间隔物141可以包括绝缘材料，诸如SiOCN、SiON、SiCN或SiN。例如，栅极电介质层142可以由硅氧化物层、高k电介质层或其组合形成。高k电介质层可以包括具有比硅氧化物层的介电常数高的介电常数(例如，约10至25)的材料。例如，高k电介质层可以包括选自铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物及其组合的材料，但是材料不限于此。栅极电介质层142可以通过原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)工艺形成。
根据本实施方式的半导体器件100可以包括器件隔离层162。
器件隔离层162可以包括限定有源区102的第一分离区162a(即，第一隔离区)和限定与第一分离区162a相邻的多个有源鳍105的第二分离区162b(即，第二隔离区)。第一分离区162a具有比第二分离区162b的底表面更深(即，更低)的底表面。第一分离区162a也可以被称为具有第一深度的深沟槽隔离(DTI)，第二分离区162b也可以被称为具有比第一深度浅的第二深度的浅沟槽隔离(STI)。第二分离区162b可以设置在有源区102的上表面102T上。有源鳍105可以穿透第二分离区162b，以部分地向上突出超过第二分离区162b的上表面。
例如，器件隔离层162可以包括硅氧化物或各种基于硅的绝缘材料。例如，各种绝缘材料包括原硅酸四乙酯(TEOS)、未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(TOSZ)或其组合。器件隔离层162可以使用CVD或旋涂形成。
图3是示出图2所示的半导体器件的“A1”的放大剖视图。
参照图3以及图2，根据本实施方式的半导体器件100可以包括贯穿通路255和被掩埋在第二分离区162b中的掩埋导线120。掩埋导线120的一部分可以被有源区102围绕。掩埋导线120可以分成被掩埋在第二分离区162b中的第一部分和被掩埋在贯穿通路255中的第二部分。掩埋导线120的第二部分可以被有源区102围绕。在本实施方式中，掩埋导线120可以设置在多个有源鳍105之间，并可以在第一方向(例如，x方向)上延伸，类似于有源鳍105(参见图1)。
绝缘隔离膜131可以设置在掩埋导线120周围。绝缘隔离膜131可以设置在第二分离区162b和掩埋导线120之间。如图3所示，绝缘隔离膜131围绕掩埋导线120的被掩埋在第二分离区162b中的部分，并且至少暴露掩埋导线120的底表面120B以及掩埋导线120的与底表面120B相邻的侧表面120S。这些暴露的表面可以被提供作为用于导电贯穿结构250的贯穿通路255的接触区域CT。
如图2所示，导电贯穿结构250可以包括从衬底101的下表面(例如，背面)向上表面(例如，正面)延伸的贯穿孔TH、填充贯穿孔TH的贯穿通路255、以及设置在贯穿孔TH的内侧壁和贯穿通路255之间的绝缘衬层251。例如，导电贯穿结构250可以是硅贯穿通路(TSV)。导电贯穿结构250可以从衬底101的背面形成，并且连接到掩埋导线120的接触区域CT。贯穿通路255可以与掩埋导线120的底表面120B以及与其相邻的侧表面120S接触。
在本实施方式中采用的绝缘隔离膜131可以具有在掩埋导线120的被掩埋部分(即，第二部分)的侧表面的一部分上延伸的延伸部分131E。延伸部分131E的厚度tb可以小于绝缘隔离膜131的在第二分离区162b和掩埋导线120之间的部分的厚度ta。例如，绝缘隔离膜131的厚度ta可以在2至10nm的范围内，并且延伸部分131E可以具有比绝缘隔离膜131的其它部分的厚度ta小的厚度tb。在本实施方式中，如图3所示，绝缘隔离膜131的延伸部分131E可以具有随着其接近第二分离区162b而增加的厚度tb。
由于延伸部分131E是在蚀刻绝缘隔离膜的位于掩埋导线120的底表面120B和相邻的侧表面120S上的一部分的工艺之后保留的部分(参见图11C)，所以与绝缘隔离膜131的在第二分离区162b与掩埋导线120之间的部分相比，绝缘隔离膜131的延伸部分131E可以相对较薄，并且可以具有如上所述的逐渐变小的厚度。
掩埋导线120的底表面120B可以具有圆化边缘RE。在如上所述的蚀刻工艺中，也可以根据相对于绝缘隔离膜131的组成材料的蚀刻选择性来蚀刻掩埋导线120的暴露部分。如在本实施方式中，当蚀刻选择性不是相对高时，掩埋导线120的暴露部分的一部分(详细地，边缘部分)可以被蚀刻成具有圆化结构。
参照图3，如由“BT”所指示的，导电贯穿结构250的贯穿通路255的上端可以接触第二分离区162b。在本实施方式中，作为绝缘体的第二分离区162b位于掩埋导线120周围，并且导电贯穿结构250的上端宽度Wb大于掩埋导线120的上端宽度Wa。由于导电贯穿结构250的上端宽度Wb大于掩埋导线120的上端宽度Wa(掩埋导线120具有朝向导电贯穿结构250越来越小的宽度)，所以导电贯穿结构250的形成可以具有工艺余量，使得即使在导电贯穿结构250与掩埋导线120未对准的情况下，掩埋导线120也不与有源区102(例如，Si)接触。例如，导电贯穿结构250(例如，贯穿孔TH)的上端宽度Wb可以是30nm至100nm。
这样，当导电贯穿结构250形成为具有比掩埋导线120的上端宽度Wa大的上端宽度Wb并且掩埋导线120形成为穿透有源区102时，即使当导电贯穿结构具有在掩埋导线120上未对准的落着时，也可以防止不希望的短路。在一示例实施方式中，即使当导电贯穿结构250形成为具有在掩埋导线120上未对准的落着时，穿透有源区102的掩埋导线120也不与有源区102短路。
层间绝缘层165可以设置在器件隔离层162上，以覆盖源极/漏极区110和掩埋导线120。器件隔离层162中可以进一步形成有覆盖掩埋导线120的绝缘盖层135。绝缘盖层135可以具有与器件隔离层162的上表面162T基本共面的上表面135T。如在这里使用的诸如“相同”、“相等”、“平面的”或“共面的”的术语包含近似相同性，包括例如由于制造工艺而可能发生的变化。术语“基本上”在这里可以用于强调这种含义，除非上下文或其它陈述另有说明。
层间绝缘层165和/或绝缘盖层135可以由与器件隔离层162的上述材料相同或相似的材料形成。即使当由相同的材料(例如氧化物)形成时，绝缘盖层135、器件隔离层162和/或层间绝缘层165也可以通过其界面在视觉上被区分开。详细地，当通过不同的工艺形成时，器件隔离层162、层间绝缘层165和绝缘盖层135可以具有不同的膜质量，并且这些不同水平的膜质量可以在视觉上被区分开。在本说明书中，器件隔离层162和层间绝缘层165也被称为“绝缘部分”或“绝缘层”。绝缘部分可以设置在衬底101的上表面(例如，有源区102)上，以覆盖掩埋导线120。
在本实施方式中采用的掩埋导线120可以具有比有源鳍105的上端低的上表面120T。掩埋导线120的上表面120T可以具有上端宽度Wa。在形成源极/漏极区110的过程中，掩埋导线120不暴露在外部。掩埋导线120的上表面120T可以高于有源区102的上表面102T。掩埋导线120可以电连接到接触结构180。
在一示例实施方式中，掩埋导线120可以形成为具有2或更大的高宽比。例如，掩埋导线120的上端宽度Wa可以是10nm至50nm，并且在一具体示例中，可以是20nm至40nm。掩埋导线120的高度Ha可以是30nm至200nm。掩埋导线120的高宽比可以对应于通过将高度Ha除以上端宽度Wa获得的值。
如上所述，掩埋导线120可以具有被掩埋在导电贯穿结构250的贯穿通路255中并被有源区102围绕的第二部分。掩埋导线120的第二部分可以被提供为与导电贯穿结构250的接触区域CT。例如，考虑到接触区域CT，被掩埋部分(即，第二部分)的高度或深度Hb可以为至少10nm，并且被提供为接触区域CT的暴露的侧表面120S的高度Hc可以为至少3nm。如在本实施方式中，当掩埋导线120的底表面120B具有圆化边缘RE时，如图3所示，暴露的侧表面120S的高度Hc可以被定义为基于底表面120B的最低点的，暴露的侧表面120S在垂直方向上的最高点的高度。
如上所述，在本实施方式中，除了底表面120B之外，侧表面120S被提供为与贯穿通路255的接触区域CT，因此，与接触区域CT仅由底表面120B形成时相比，掩埋导线120和导电贯穿结构250的接触电阻可以显著降低。
在本实施方式中采用的接触结构180可以将源极/漏极区110和掩埋导线120彼此连接。接触结构180可以包括导电屏障182和接触插塞185。接触结构180包括连接到源极/漏极区110的第一接触部分180A和连接到掩埋导线120的第二接触部分180B。第二接触部分180B可以延伸得比第一接触部分180A深，以电连接到掩埋导线120。第二接触部分180B和掩埋导线120之间的接触点CP的布置的示例可以在图1中显示出。
接触结构180可以连接到构成后道工序(BEOL)的第一布线部分ML1。第一布线部分ML1可以被配置为使在衬底101的上表面(即，第一侧)上，详细地，在有源区102上实现的多个器件(例如，晶体管)互连。
第一布线部分ML1可以包括多个低电介质层172和175、金属布线M1和金属通路V1。多个低电介质层(172和175)可以包括设置在层间绝缘层165上的第一低电介质层172和第二低电介质层175。金属布线M1可以形成在第二低电介质层175中，金属通路V1可以形成在第一低电介质层172中。每个金属通路V1可以将接触结构180和金属布线M1连接到彼此(参见图1和图2)。
例如，第一低电介质层172和第二低电介质层175可以包括硅氧化物膜、硅氮氧化物膜、SiOC膜、SiCOH膜或其组合。例如，金属布线M1和金属通路V1可以包括铜或含铜合金。金属布线M1和金属通路V1可以使用双镶嵌工艺一起形成。
如在本实施方式中，可以进一步包括设置在层间绝缘层165和第一低电介质层172之间的蚀刻停止层171。蚀刻停止层171不仅用作蚀刻停止层，而且防止构成金属布线M1和金属通路V1的金属(例如，Cu)扩散到下部区域。例如，蚀刻停止层171的材料不限于此，并且可以包括铝氮化物(AlN)。
在本实施方式中，连接到在衬底101上形成的多个元件(例如，源极/漏极区110等)的接触结构180可以通过掩埋导线120和导电贯穿结构250连接到位于衬底101的背面(即，第二侧)的第二布线部分ML2。
在本实施方式中采用的第二布线部分ML2可以是在衬底101的背面上实现的电源线和/或信号线，并且可以被理解为替代BEOL的一部分的布线部分(即，布线)。位于衬底101的背面的第二布线部分ML2可以被称为“背面布线部分”或“背面布线”。
第二布线部分ML2可以通过掩埋导线120和导电贯穿结构250为在衬底101的上表面上实现的多个器件(例如，晶体管)提供信号和/或电源。
在形成背面绝缘层210之后，可以在衬底101的背面上形成导电贯穿结构250。第二布线部分ML2可以被提供在背面绝缘层210上。第二布线部分ML2可以包括多个低电介质层272和275、第一金属布线M2和第二金属布线M3以及金属通路V2。多个低电介质层可以包括顺序设置在背面绝缘层210上的第一低k电介质层272和第二低k电介质层275。第一金属布线M2和第二金属布线M3形成在背面绝缘层210上。第一金属布线M2和第二金属布线M3可以分别形成在第一低k电介质层272和第二低k电介质层275中。连接第一金属布线M2和第二金属布线M3的金属通路V2可以形成在第一低k电介质层272中。第二金属布线M3和金属通路V2可以使用双镶嵌工艺形成。第一金属布线M2可以形成为连接到导电贯穿结构250。
图4示出了从衬底101的背面观察时导电贯穿结构250和掩埋导线120的布局。多个导电贯穿结构250可以被布置成连接到在第一方向(例如，x方向)上延伸的掩埋导线120。导电贯穿结构250的横截面基本上为矩形，其中第一方向(例如，x方向)的长度大于垂直于第一方向的第二方向的长度。本发明不限于此。在一示例实施方式中，导电贯穿结构250可以具有各种不同的形状(例如，圆形、椭圆形)。在一示例实施方式中，导电贯穿结构250可以在第二方向(例如，y方向)上布置在同一条线上，但是在另一实施方式中，导电贯穿结构250可以具有不同的排列。例如，导电贯穿结构250可以被设置成在第二方向(例如，y方向)上从相邻的其它导电贯穿结构250偏移。
半导体器件100所需的诸如信号线和电源线的布线可以通过使用掩埋导线120和导电贯穿结构250在衬底101的背面上实现。
在本实施方式中采用的第二布线部分ML2以与设置在衬底101的上表面(例如，器件区域的上部)上的第一布线部分ML1一起实现的形式示出。在一示例实施方式中，通过使用掩埋导线120和导电贯穿结构250，所有必要的BEOL可以被实现为位于衬底101的背面上的第二布线部分ML2，或者第一布线部分ML1也可以被显著减少或省略。
在一示例实施方式中，导电贯穿结构250可以包括形成在贯穿孔TH内部的导电屏障(未示出)，其中绝缘衬层251形成在贯穿孔TH中。类似地，导电屏障(未示出)可以另外形成在掩埋导线120的底表面和整个侧表面上，并且导电屏障可以保留在接触区域中。例如，掩埋导线120、接触插塞185和贯穿通路255中的至少一个可以包括Cu、Co、Mo、Ru、W或其合金。例如，绝缘隔离膜131、绝缘盖层135和绝缘衬层251可以包括SiO2、SiN、SiCN、SiC、SiCOH、SiON、Al2O3、AlN或其多孔材料。例如，导电屏障182可以包括Ta、TaN、Mn、MnN、WN、Ti、TiN或其组合。此外，接触结构180可以包括设置在导电屏障182和源极/漏极区110之间的金属硅化物层(未示出)。例如，金属硅化物层可以由诸如CoSi、NiSi或TiSi的材料形成。
上述实施方式可以通过各种各样地改变例如掩埋导线的接触区域和导电贯穿结构的位置来实现。
图5A至图5C是示出根据各种实施方式的半导体器件的局部剖视图。
图5A是示出根据一示例实施方式的半导体器件的剖视图，并且对应于图2中示出的半导体器件的“A1”区域的放大剖视面，类似于图3中示出的放大剖视图。
参考图5A，半导体器件100A可以被理解为具有与图1至图3中示出的半导体器件100类似的结构，除了绝缘隔离膜131的延伸部分131E和掩埋导线120的接触区域CT的形状之外。本实施方式的部件可以通过参照图1至图3中示出的半导体器件100的相同或相似部件的描述被理解，除非另外特别说明。
在本实施方式中采用的绝缘隔离膜131的延伸部分131E可以具有比先前实施方式相对更长的长度。延伸部分131E可以被设置成暴露掩埋导线120的侧表面120S的与底表面120B相邻的一部分。掩埋导线120的暴露的侧表面120S和底表面120B可以提供接触区域CT。延伸部分131E的厚度可以小于其它部分(例如，绝缘隔离膜131的在第二分离区162b和掩埋导线120之间的部分)的厚度。延伸部分131E可以具有随着其接近底表面120B而减小的厚度。
另一方面，掩埋导线120的接触区域CT可以具有有角度的形状。例如，掩埋导线120的底表面120B的边缘可以保持相对有角度的形状，不同于先前实施方式的圆化边缘(图3中的RE)。
与先前实施方式的这些差异(例如，延伸部分131E的长度和接触区域的形状)可以由在用于使接触区域CT暴露的对初始绝缘衬层251P和初始绝缘隔离膜131P执行的局部蚀刻工艺的条件方面的差异引起。将参照图11A至图11C描述该局部蚀刻工艺。例如，可以理解，本实施方式作为通过将蚀刻工艺时间设定为相对较短，或者通过将蚀刻工艺条件设定为在绝缘衬层251的材料和掩埋导线120的材料之间具有相对高的蚀刻选择性而获得的结果。
延伸部分131E的剩余程度，或者侧表面120S的被暴露程度，例如，与底表面120B相邻的侧表面120S的被提供为接触区域CT的面积可以根据掩埋导线120的侧表面120S相对于其底表面120B的侧倾角而变化。例如，随着掩埋导线120的侧表面120S的侧倾角更接近垂直，关于延伸部分的蚀刻量减少，因此，在相同的蚀刻条件下，与底表面120B相邻的侧表面120S的面积可以相对减少。用于使接触区域CT暴露的局部蚀刻条件可以被控制为使得为了在掩埋导线120的侧表面上诱发蚀刻以确保与底表面120B相邻的侧表面120S的面积，掩埋导线120的侧表面120S的侧倾角小于贯穿孔TH的内侧壁的倾斜角。
图5B是示出根据一示例实施方式的半导体器件100A'的剖视图。
参考图5B，半导体器件100A'几乎没有绝缘隔离膜131的延伸部分，并且可以被理解为具有与图1至图3中示出的半导体器件100的结构类似的结构，除了掩埋导线120的接触区域CT的形状不同之外。本实施方式的部件可以通过参照图1至图3中示出的半导体器件100的相同或相似部件的描述被理解，除非另外特别说明。
在本实施方式中采用的绝缘隔离膜131不延伸到掩埋导线120的位于有源区102中的一部分上。例如，在贯穿孔中，掩埋导线120可以在底表面120B和与其相邻的侧表面120S的几乎整个部分中暴露，因此，暴露的侧表面120S和底表面120B可以提供接触区域CT。根据本实施方式的接触区域CT可以被确保具有比先前实施方式(图3和图5A)相对大的面积。虽然没有清楚地示出，但是第二分离区162b的区域BT与贯穿通路255接触，并且该贯穿通路255具有在衬底的上部方向上延伸的凹陷。
掩埋导线120的接触区域CT可以具有圆化结构RE，使得底表面120B和侧表面120S之间的边界不清晰。本实施方式可以被理解为通过将蚀刻工艺时间设定为相对长或者将蚀刻工艺条件设定为在绝缘衬层251的材料和掩埋导线120的材料之间具有相对低的蚀刻选择性而获得的结果。
图5C是示出根据一示例实施方式的半导体器件100A”的剖视图。
参照图5C，半导体器件100A”具有与图5A中示出的半导体器件100A的结构类似的结构，除了绝缘衬层251部分地保留在贯穿孔TH的顶部之外。本实施方式的部件在图1至图3和图5A中示出的半导体器件100和100A的相同或相似部件中被描述，除非另有说明。
在本实施方式中，绝缘衬层251可以具有部分地保留在贯穿孔TH的上端上的剩余部分251R。在先前的实施方式中，在去除位于掩埋导线120的底表面120B上的绝缘衬层部分和绝缘隔离膜部分时，由于位于贯穿孔TH的上端上的绝缘衬层部分也被去除(参见图11C)，所以贯穿通路255和第二分离区162b彼此直接接触(参见图3中的“BT”)。然而，当与绝缘衬层251的所需厚度t1相比，贯穿孔TH的内侧壁和掩埋导线120的侧表面之间的间隙G窄时，间隙G空间的相当大的部分可以在沉积初始绝缘衬层251P时被绝缘衬层材料填充(参见图11B)。
结果，如图5C所示，即使当位于掩埋导线120的底表面120B上的绝缘衬层部分和绝缘隔离膜部分被去除时，绝缘衬层251的剩余部分251R也可以保留在贯穿孔TH的上端。剩余部分251R的厚度t2可以不同于绝缘衬层251的厚度t1。例如，如在本实施方式中，剩余部分251R的厚度t2可以小于绝缘衬层251的厚度t1。
这样，由于用于使接触区域CT暴露的蚀刻工艺条件和/或结构差异(例如，掩埋导线120的侧倾角和间隙G的尺寸)，延伸部分131E和接触区域可以具有各种尺寸和形状。
图6A和图6B是示出根据各种实施方式的半导体器件的局部剖视图，对应于图2中示出的半导体器件的“A1”区域的放大剖视面。
首先，参考图6A，半导体器件100B可以被理解为具有与图1至图3中示出的半导体器件100的结构类似的结构，除了掩埋导线120和导电贯穿结构250被设置为稍微偏移之外。本实施方式的部件可以参照图1至图3中示出的半导体器件100的相同或相似部件的描述被理解，除非另外特别声明。
在本实施方式中，掩埋导线120的中心轴线Z1可以偏离导电贯穿结构250的中心轴线Z2。图6A是在图1的俯视图中沿第二方向(例如，y方向)截取的横截面，并且这种偏移可以是在y方向上的偏移。这种偏移可能在形成用于导电贯穿结构250的贯穿孔TH的过程中(参见图11A)发生。
掩埋导线120具有在y方向上彼此相反设置的第一侧表面120S1和第二侧表面120S2。第一侧表面120S1和第二侧表面120S2可以在掩埋导线120沿着其延伸的方向(例如，x方向)上延伸(参见图1)。
类似于先前的实施方式，第一侧表面120S1的一部分与贯穿通路255接触，并且第一侧表面120S1的另一部分可以用第一绝缘隔离膜131A的延伸部分131E覆盖。第二侧表面120S2可以通过第二绝缘隔离膜131B与有源区102电分离。
参考图6B，半导体器件100B'可以被理解为具有与图6A中示出的半导体器件100B的结构类似的结构，除了导电贯穿结构250的偏移位置不同之外。本实施方式的部件可以通过参照图1至图3和图6A中示出的半导体器件100和100B的相同或相似部件的描述被理解，除非另有说明。
在本实施方式中，导电贯穿结构250的偏移程度大于图6A中示出的示例实施方式的偏移程度。导电贯穿结构250可以仅连接到掩埋导线120的底表面120B的一部分。
类似于先前的实施方式(图6A)，掩埋导线120具有彼此相反的第一侧表面120S1和第二侧表面120S2，并且第一侧表面120S1和第二侧表面120S2可以在掩埋导线120沿其延伸的方向上延伸。在本实施方式中，第一侧表面120S1可以几乎完全接触贯穿通路255，第二侧表面120S2可以通过第二绝缘隔离膜131B与有源区102电绝缘。
如图6A和图6B所示，即使当导电贯穿结构250未对准地落着在掩埋导线120上时出现轻微误差时，不仅掩埋导线120的底表面120B，而且与其相邻的第一侧表面120S1的至少一部分可以暴露。这些暴露的表面120B和120S1可以用作用于连接到贯穿通路255的接触区域CT，从而降低接触电阻。
图7是示出根据一示例实施方式的半导体器件的剖视图，对应于沿图1的线I-I'截取的剖视图，图8是示出图7所示的半导体器件的“A2”的放大剖视图。
参考图7和图8，根据实施方式的半导体器件100C可以被理解为具有与图1至图3中示出的半导体器件100的结构类似的结构，除了用于导电贯穿结构250的贯穿孔TH的上表面定位得低于有源区102的上表面102T之外。本实施方式的部件可以通过参照图1至图3中示出的半导体器件100的相同或相似部件的描述被理解，除非另外特别说明。
根据本实施方式的半导体器件100C可以包括具有有源区102的衬底101，类似于图1至图3中示出的示例实施方式。多个有源鳍105可以设置在有源区102上。
贯穿孔TH具有比有源区102的上表面102T低的上表面250T。有源区102的部分102R被贯穿孔TH的上表面250T暴露，并且有源区102的暴露部分102R可以通过绝缘衬层251与贯穿通路255电绝缘。
绝缘衬层251的剩余部分251R可以位于贯穿孔TH的上表面250T上，并且具有与绝缘衬层251的位于贯穿孔TH的内侧壁上的部分的厚度t1不同的厚度t2。剩余部分251R可以将绝缘衬层251的位于贯穿孔TH的内侧壁上的部分和绝缘隔离膜131连接到彼此。
掩埋导线120可以通过底表面120B和与其相邻的侧表面120S提供与贯穿通路255的接触区域CT。掩埋导线120的底表面120B可以具有圆化边缘RE。如图8所示，绝缘隔离膜131的延伸部分131E可以具有随着其接近第二分离区162b而增加的厚度。
图9是示出根据一示例实施方式的半导体器件的局部剖视图，对应于图8中示出的半导体器件的“A2”区域的放大剖视面。
参照图9，半导体器件100C'可以被理解为具有与图7和图8中示出的半导体器件100C的结构类似的结构，除了掩埋导线120和导电贯穿结构250被设置成稍微偏移之外。本实施方式的部件将通过参照图1至图3、图7和图8中示出的半导体器件100和100C的相同或相似部件的描述被理解，除非另有说明。
在本实施方式中，掩埋导线120的中心轴线和导电贯穿结构250的中心轴线可以彼此偏移。如上所述，该偏移可以在形成用于导电贯穿结构250的贯穿孔TH的过程(参见图11A)中产生。
掩埋导线120可以具有彼此相反定位的第一侧表面120S1和第二侧表面120S2，并且第一侧表面120S1和第二侧表面120S2可以在掩埋导线120沿其延伸的方向上延伸。类似于先前的实施方式(图6A)，第二侧表面120S2的一部分接触贯穿通路255，而第二侧表面120S2的另一部分上设置有第一绝缘隔离膜131A的延伸部分131E。第一侧表面120S1可以通过第二绝缘隔离膜131B与有源区102电分离。
根据本实施方式的制造半导体器件的方法将通过对器件部分和第一布线部分形成工艺(参见图10A至图10E)以及导电贯穿结构和第二布线部分形成工艺(参见图11A至图11D)进行分类来描述。根据本实施方式的半导体器件制造方法可以被理解为图3中示出的半导体器件100的制造方法。
图10A至图10E是描述制造图1中示出的半导体器件的方法(例如，形成器件部分和第一布线部分的工艺)的剖视图。
首先，参照图10A，可以形成覆盖多个有源鳍105的第一绝缘层162'。
可以在多个相应的有源鳍105上设置鳍掩模FM。鳍掩模FM可以是在这个工艺之前在用于形成多个有源鳍105的工艺中使用的掩模。第一绝缘层162'形成在衬底101上，以覆盖多个有源鳍105。在这个工艺中，在形成第一绝缘层162'以覆盖鳍掩模FM之后，可以使用诸如化学机械抛光(CMP)的工艺来平坦化第一绝缘层162'，从而暴露鳍掩模FM。在一些实施方式中，在这个工艺之前，可以执行从将要形成掩埋导线(图10C中的120)的区域去除一些有源鳍的工艺。
参照图10B，可以在多个有源鳍105之间形成沟槽TR。
沟槽TR可以形成为在多个有源鳍105沿其延伸的第一方向上延伸。沟槽TR的形成区域可以位于多个有源鳍105之间。根据本实施方式的沟槽TR可以形成为通过穿透第一绝缘层162'(详细地，通过穿透最终结构中的器件隔离层162)而延伸穿过有源区102的一部分。沟槽TR的底表面可以由有源区102提供。
参照图10C，可以在沟槽TR中形成初始绝缘隔离膜131P和掩埋导线120，并且掩埋导线120可以用第二绝缘层135'掩埋。
在这个工艺中，可以在第一绝缘层162'的上表面和沟槽TR的内表面上形成用于绝缘隔离膜131的初始绝缘隔离膜131P的材料，并且可以执行选择性地去除该材料层的位于第一绝缘层162'的上表面上的部分的工艺。通过这个工艺，可以在沟槽TR的内侧壁和底表面上形成初始绝缘隔离膜131P。接下来，在第一绝缘层162'的上表面上和沟槽TR内沉积导电材料之后，通过应用回蚀工艺去除位于第一绝缘层162'的上表面上的导电材料部分，并且可以通过调整沟槽TR中导电材料部分的高度来形成掩埋导线120。在调整沟槽TR中导电材料部分的高度期间，初始绝缘隔离膜131P被一起去除，以使得在沟槽TR中的初始绝缘隔离膜131P与掩埋导线120的上表面共面。随后，可以形成第二绝缘层135'，使得掩埋导线120可以被掩埋。
参照图10D，通过部分地去除第二绝缘层135'和第一绝缘层162'来暴露有源鳍105的一部分，并且在有源鳍105的暴露部分上形成源极/漏极区110。
这个工艺可以使用诸如CMP的平坦化工艺去除第二绝缘层135'和第一绝缘层162'的部分。可以执行这个工艺直到暴露鳍掩模FM。在去除鳍掩模FM之后，可以通过执行回蚀工艺以使得第一绝缘层162'和第二绝缘层130'的一部分被去除来暴露多个有源鳍105的一部分。通过这个工艺获得的第一绝缘层162'可以被提供作为图3的器件隔离层162，并且第二绝缘层135'可以被提供作为图3的绝缘盖层135。在多个有源鳍105的暴露部分中形成凹陷，并且在凹陷上执行选择性外延生长以形成源极/漏极区110。
参照图10E，形成层间绝缘层165，形成穿透层间绝缘层165的接触结构180，并且在层间绝缘层165上形成第一布线部分ML1。
层间绝缘层165形成为覆盖源极/漏极区110，并且在层间绝缘层165中形成暴露源极/漏极区110和掩埋导线120的接触孔。在这种情况下，暴露掩埋导线120的孔部分的深度可以大于暴露源极/漏极区110的孔部分的深度。
在顺序地形成导电屏障182和接触插塞185使得接触孔被填充之后，通过执行诸如CMP的整平(即，平坦化)工艺，接触结构180的上表面和层间绝缘层165的上表面可以形成为具有基本平坦的共面表面。
接下来，在层间绝缘层165上形成连接到接触结构180的第一布线部分ML1。可以在层间绝缘层165上形成蚀刻停止层171，并且可以形成具有多个低电介质层172和175、金属布线M1和金属通路V1的第一布线部分ML1。金属布线M1和金属通路V1可以使用双镶嵌工艺一起形成。
图11A至图11D是描述制造图1中示出的半导体器件的方法(例如，形成导电贯穿结构和第二布线部分的工艺)的剖视图。
参照图11A，在将图10E中制造的器件附接到支撑件之后，可以在衬底101中形成贯穿孔TH。
支撑件可以附接到在图10E中制造的器件的第一布线部分ML1，以将衬底101的背面翻转为面向上。用于钝化的背面绝缘层210可以形成在衬底101的背面上。贯穿孔TH可以从衬底101的背面朝向掩埋导线120形成。掩埋导线120的局部区域BC(也被称为暴露部分BC)可以从贯穿孔TH的底表面(在先前实施方式的描述中也被称为“上表面”)突出。例如，在贯穿孔TH中，掩埋导线120的局部区域BC可以与初始绝缘隔离膜131P一起被暴露。
参照图11B，可以在贯穿孔TH的内表面上形成初始绝缘衬层251P。
在这个工艺中，初始绝缘衬层251P可以沉积在贯穿孔TH的内侧壁和底表面上。在这个沉积工艺中，初始绝缘衬层251P可以覆盖贯穿孔TH的内侧壁和底表面以及掩埋导线120的暴露部分BC。
参照图11C，可以通过去除初始绝缘衬层251P的位于贯穿孔TH的底表面上的部分而形成保留在贯穿孔TH的内侧壁上的绝缘衬层251。
这个工艺可以通过各向异性蚀刻工艺进行。在这个工艺中，初始绝缘衬层251P和初始绝缘隔离膜131P的设置在掩埋导线120的暴露部分BC上的部分被一起去除，从而获得将在后续工艺中形成的与贯穿通路255的接触区域CT。如上所述，由于掩埋导线的与底表面相邻的侧表面的至少一部分也被暴露，所以可以提供具有相对大面积的接触区域CT。绝缘衬层251可以通过仅保留初始绝缘衬层251P的位于贯穿孔TH的内侧壁上的部分来形成。
参照图11D，在贯穿孔TH中形成贯穿通路255，并且在衬底101的背面上形成连接到导电贯穿结构250的第二布线部分ML2。
在这个工艺中，贯穿通路255可以形成为填充贯穿孔TH，从而形成连接到掩埋导线120的接触区域CT的导电贯穿结构250。在这种情况下，由于贯穿通路255不仅接触掩埋导线120的底表面，而且接触相邻的侧表面的一部分，所以可以确保足够的接触面积，结果，接触电阻可以减小。在贯穿通路255的形成过程中，在背面绝缘层210上沉积导电材料以填充贯穿孔TH的内部，然后，可以通过应用诸如CMP的平坦化工艺去除导电材料的位于背面绝缘层210的上表面上的部分。通过这个平坦化工艺，背面绝缘层210的上表面和导电贯穿结构250的上表面可以具有基本平坦的共面表面。
接下来，可以在背面绝缘层210上形成第二布线部分ML2。第二布线部分ML2可以包括多个低电介质层272和275、第一金属布线M2和第二金属布线M3以及金属通路V2。第一金属布线M2形成为连接到导电贯穿结构250，并且第二金属布线M3和金属通路V2可以使用双镶嵌工艺形成。第二布线部分ML2可以通过掩埋导线120和导电贯穿结构250为实现在衬底101的上表面上的多个器件(例如，晶体管)提供信号和/或电源。
如上所阐述的，可以通过去除位于掩埋导线的暴露于贯穿孔的底表面上以及与底表面相邻的侧表面上的初始绝缘隔离膜的一部分，增加诸如硅贯穿通路(TSV)的导电贯穿结构和衬底上的掩埋导线的接触面积，来降低接触电阻，并且可以减小电力输送网络的IR压降。
虽然上面已经示出和描述了示例实施方式，但是对于本领域技术人员来说显而易见的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。
本申请要求于2020年5月29日在韩国知识产权局提交的第10-2020-0065110号韩国专利申请的权益，出于所有目的，该韩国专利申请的全部公开内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
衬底，具有彼此相反的第一表面和第二表面，并且在所述第一表面处提供有有源区，其中所述有源区具有在第一方向上延伸的多个有源鳍；
限定所述有源区的第一隔离区，其中所述第一隔离区的底表面低于所述衬底的所述第一表面的最高表面；
限定所述多个有源鳍的第二隔离区，其中所述第二隔离区的底表面高于所述第一隔离区的所述底表面；
掩埋导线，被掩埋在所述第二隔离区中并在所述第一方向上延伸；
绝缘隔离膜，包括设置在所述第二隔离区和所述掩埋导线之间的第一部分；
层间绝缘层，设置在所述第一隔离区和所述第二隔离区上，并覆盖所述掩埋导线；
接触结构，穿透所述层间绝缘层并连接到所述掩埋导线；
贯穿孔，从所述衬底的所述第二表面朝向所述衬底的所述第一表面延伸并暴露所述掩埋导线的一部分，其中所述掩埋导线的暴露部分朝向所述衬底的所述第二表面延伸超过所述第二隔离区的所述底表面；
贯穿通路，设置在所述贯穿孔中并且接触所述掩埋导线的所述暴露部分的底表面和所述掩埋导线的所述暴露部分的侧表面，其中所述掩埋导线的所述暴露部分的所述侧表面与所述掩埋导线的所述暴露部分的所述底表面相邻；以及
绝缘衬层，设置在所述贯穿孔的内侧壁和所述贯穿通路之间。
2.根据权利要求1所述的半导体器件，
其中所述绝缘隔离膜进一步包括第二部分，所述第二部分延伸超过所述第二隔离区的所述底表面，并限定所述掩埋导线的所述暴露部分的所述侧表面。
3.根据权利要求2所述的半导体器件，
其中所述绝缘隔离膜的所述第二部分具有比所述绝缘隔离膜的所述第一部分的厚度小的厚度。
4.根据权利要求2所述的半导体器件，
其中所述绝缘隔离膜的所述第二部分具有朝向所述第二隔离区增加的厚度。
5.根据权利要求2所述的半导体器件，
其中所述掩埋导线的所述暴露部分的所述侧表面与所述贯穿通路完全接触，以及
其中所述掩埋导线的所述暴露部分不被所述绝缘隔离膜的所述第二部分覆盖。
6.根据权利要求1所述的半导体器件，
其中所述掩埋导线的所述暴露部分的所述底表面具有圆化边缘。
7.根据权利要求1所述的半导体器件，
其中所述贯穿孔从所述衬底的所述第二表面延伸到所述第二隔离区，以暴露所述第二隔离区的所述底表面的一部分，以及
其中所述贯穿通路进一步接触所述第二隔离区的所述底表面的暴露部分。
8.根据权利要求1所述的半导体器件，
其中所述贯穿通路具有与所述有源区的上表面间隔开且低于所述有源区的所述上表面的上端，
其中所述有源区的一部分插设在所述贯穿通路的所述上端和所述第二隔离区的所述底表面之间，以及
其中所述绝缘衬层插设在所述有源区的所述部分和所述贯穿通路之间，以使所述有源区与所述贯穿通路电绝缘。
9.根据权利要求1所述的半导体器件，
其中在沿着与所述第一方向相交的第二方向截取的横截面中，所述掩埋导线的中心轴线偏离所述贯穿通路的中心轴线。
10.根据权利要求9所述的半导体器件，
其中所述掩埋导线的所述暴露部分的所述侧表面具有彼此相反的第一侧和第二侧，
其中所述掩埋导线的所述第一侧与所述贯穿通路接触，以及
其中所述掩埋导线的所述第二侧通过所述绝缘隔离膜与所述有源区电绝缘。
11.根据权利要求1所述的半导体器件，
其中，在沿着与所述第一方向相交的第二方向截取的横截面中，所述贯穿孔的上表面的第一宽度大于所述掩埋导线的上表面的第二宽度，以及
其中所述第一宽度和所述第二宽度在所述第二方向上被测量。
12.根据权利要求1所述的半导体器件，
其中所述掩埋导线的高度在从30nm至200nm的范围内，以及
其中所述掩埋导线的与所述贯穿通路接触的侧部分的高度为至少3nm。
13.根据权利要求1所述的半导体器件，
其中所述掩埋导线具有比所述有源区的上表面高且比所述多个有源鳍的上端低的上表面。
14.根据权利要求1所述的半导体器件，进一步包括：
设置在所述多个有源鳍上的源极/漏极，
其中所述接触结构连接到所述源极/漏极。
15.根据权利要求1所述的半导体器件，进一步包括：
第一布线，设置在所述层间绝缘层上并电连接到所述接触结构；以及
第二布线，设置在所述衬底的所述第二表面上并连接到所述贯穿通路。
16.一种半导体器件，包括：
衬底，具有第一表面和与所述第一表面相反的第二表面，并且在所述第一表面处提供有有源区；
掩埋导线，设置在所述有源区中并在第一方向上延伸，其中所述掩埋导线具有第一部分和第二部分，并且所述掩埋导线的所述第二部分被所述有源区围绕；
绝缘层，设置在所述衬底的所述第一表面上并覆盖所述掩埋导线，其中所述掩埋导线的所述第一部分被掩埋在所述绝缘层中；
接触结构，设置在所述绝缘层上并连接到所述掩埋导线；
贯穿孔，从所述衬底的所述第二表面延伸到所述绝缘层并暴露所述掩埋导线的所述第二部分；
绝缘隔离膜，设置在所述掩埋导线的侧表面上并围绕所述掩埋导线，所述绝缘隔离膜暴露所述掩埋导线的所述第二部分的底表面和所述掩埋导线的所述第二部分的侧表面，其中所述掩埋导线的所述第二部分的所述侧表面与所述掩埋导线的所述第二部分的所述底表面相邻；
贯穿通路，设置在所述贯穿孔中并接触所述掩埋导线的所述第二部分的所述底表面和所述掩埋导线的所述第二部分的所述侧表面；
绝缘衬层，设置在所述贯穿孔的内侧壁和所述贯穿通路之间；以及
背面布线，设置在所述衬底的所述第二表面上并连接到所述贯穿通路。
17.根据权利要求16所述的半导体器件，
其中所述贯穿通路与所述绝缘层的底表面的通过所述贯穿孔暴露的部分接触。
18.根据权利要求16所述的半导体器件，
其中所述绝缘隔离膜具有朝向所述衬底的所述第二表面延伸超过所述绝缘层的底表面的部分，以及
其中所述绝缘隔离膜的延伸部分具有朝向所述绝缘层的所述底表面增加的厚度。
19.一种半导体器件，包括：
衬底，具有第一表面和与所述第一表面相反的第二表面，并且在所述第一表面处提供有有源区；
贯穿通路，从所述衬底的所述第二表面朝向所述衬底的所述第一表面延伸；
绝缘层，设置在所述衬底的所述第一表面上；
掩埋导线，被掩埋在所述绝缘层和所述贯穿通路中并在第一方向上延伸；
接触结构，设置在所述绝缘层上并连接到所述掩埋导线；
绝缘隔离膜，设置在所述掩埋导线的侧表面上并围绕所述掩埋导线，所述绝缘隔离膜暴露所述掩埋导线的底表面和所述掩埋导线的侧表面的一部分，其中所述掩埋导线的所述侧表面的所述部分与所述掩埋导线的所述底表面相邻；
绝缘衬层，设置在所述贯穿通路的侧表面上，并配置为使所述贯穿通路与所述衬底的所述有源区绝缘；以及
背面布线，设置在所述衬底的所述第二表面上并连接到所述贯穿通路。
20.根据权利要求19所述的半导体器件，
其中所述绝缘衬层包括第一部分和第二部分，所述第一部分从所述衬底的所述第二表面朝向所述绝缘层的所述底表面延伸，所述第二部分将所述绝缘衬层的所述第一部分连接到围绕所述掩埋导线的所述绝缘隔离膜，以及
其中所述绝缘衬层的所述第一部分和所述绝缘衬层的所述第二部分具有不同的厚度。
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