KR100866745B1 - 반도체 소자의 테스트 패턴 형성방법 - Google Patents
반도체 소자의 테스트 패턴 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 테스트 패턴 형성방법에 관한 것으로, 게이트 스페이서의 두께 변화를 전기적으로 측정하기 위해, 활성영역을 정의하는 소자분리막이 구비된 반도체 기판에 웰 이온 주입공정을 실시하는 단계와, 소자분리막 상부에 제 1 게이트 및 제 2 게이트를 형성하는 단계와, 제 1 게이트 및 제 2 게이트 측면의 활성영역 상부에 각각 제 1 게이트 스페이서 및 제 2 게이트 스페이서를 형성하는 단계 및 제 1 게이트 스페이서와 제 2 게이트 스페이서 사이의 반도체 기판에 불순물을 주입하여 불순물 접합영역을 형성하는 단계를 포함하여 게이트 스페이서의 두께에 따라 불순물 접합영역과 반도체 기판 간의 공핍영역이 변화되도록 함으로써 불순물 접합영역의 항복전압 측정을 통해 게이트 스페이서의 두께 변화를 전기적으로 측정할 수 있는 기술이다.
게이트 스페이서, 공핍영역
Description
도 1은 본 발명에 따른 반도체 소자의 테스트 패턴을 도시한 단면도.
도 2 및 도 3은 도 1에 도시된 게이트 스페이서의 두께 변화에 따른 불순물 접합영역의 크기 변화를 도시한 단면도.
본 발명은 반도체 소자의 테스트 패턴 형성방법에 관한 것으로, 특히 게이트 스페이서 두께에 대한 전기적인 측정을 가능하게 하는 반도체 소자의 테스트 패턴 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 게이트 스페이서(spacer)의 두께에 의해 셀 영역 및 페리 영역의 게이트 특성이 크게 변화하고 있다. 이에 따라, 현재 워드라인과 비트라인 사이의 커플링 캐패시턴스의 변화를 통해 게이트 스페이서의 두께를 전기적으로 측정하는 방법을 사용하고 있다.
그러나, 상기와 같은 방법은 게이트 스페이서의 두께뿐만 아니라 게이트의 선폭(CD), 주변 셀 영역의 프로파일(profile) 변화에도 커플링 캐패시턴스의 변화 가 커서 게이트 스페이서의 두께 변화를 정확히 측정할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 게이트 스페이서의 두께 변화를 전기적으로 측정할 수 있는 반도체 소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 테스트 패턴 형성방법은,
활성영역을 정의하는 소자분리막이 구비된 반도체 기판에 웰 이온 주입공정을 실시하는 단계와,
소자분리막 상부에 제 1 게이트 및 제 2 게이트를 형성하는 단계와,
제 1 게이트 및 제 2 게이트 측면의 상기 활성영역 상부에 각각 제 1 게이트 스페이서 및 제 2 게이트 스페이서를 형성하는 단계와,
제 1 게이트 스페이서와 제 2 게이트 스페이서 사이의 반도체 기판에 불순물을 주입하여 불순물 접합영역을 형성하는 단계를 포함하되,
상기 제 1 게이트 및 상기 제 2 게이트는 전기적으로 플로팅(floating)시키고, 상기 불순물 접합영역의 항복전압(Breakdown Voltage)을 측정하여 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서의 두께 변화를 측정할 수 있는 것을 특징으로 하고,
상기 제 1 게이트 및 상기 제 2 게이트는 전기적으로 플로팅(floating)시키고, 상기 불순물 접합영역의 항복전압(Breakdown Voltage)을 측정하여 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서의 두께 변화를 측정할 수 있는 것을 특징으로 하고,
제 1 게이트 및 제 2 게이트는 10μm 이상의 선폭(CD; Critical Dimension)으로 형성하는 것과,
웰 이온 주입공정은 P형 불순물을 주입하는 것과,
불순물 접합영역은 N형 불순물을 주입하여 형성하는 것과,
웰 이온 주입공정은 N형 불순물을 주입하는 것과,
불순물 접합영역은 P형 불순물을 주입하여 형성하는 것
을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 1은 본 발명에 따른 반도체 소자의 테스트 패턴을 도시한 단면도로서, 더미 영역의 반도체 기판을 도시한 것이다.
도 1을 참조하면, 활성영역(13)을 정의하는 소자분리막(15)이 구비된 반도체 기판(11)에 웰 이온 주입공정을 실시한다.
그 다음, 상기 소자분리막(15) 상부에 제 1 게이트(17a) 및 제 2 게이트(17b)를 형성한다.
이때, 상기 제 1 게이트(17a) 및 제 2 게이트(17b)는 전기적으로 플로팅(floating)시키고, 10μm 이상의 선폭(CD; Critical Dimension)으로 형성하는 것이 바람직하다.
그 다음, 상기 제 1 게이트(17a) 및 제 2 게이트(17b)의 양측면에 각각 제 1 게이트 스페이서(19a) 및 제 2 게이트 스페이서(19b)를 형성한다.
그 다음, 상기 제 1 게이트 스페이서(19a)와 상기 제 2 게이트 스페이서(19b) 사이의 상기 반도체 기판(11)에 불순물을 주입하여 불순물 접합영역(21)을 형성한다.
이때, 상기 불순물 접합영역(21)은 웰 이온 주입 공정시 P형 불순물(3가 이 온)을 주입하는 경우는 N형 불순물(5가 이온)을 주입하여 형성하고, 웰 이온 주입 공정시 N형 불순물을 주입하는 경우는 P형 불순물을 주입하여 형성하는 것이 바람직하다.
여기서, 상기 불순물 접합영역(21)의 계면에는 공핍(depletion) 영역(23)이 형성된다.
도 2 및 도 3은 도 1에 도시된 게이트 스페이서(19a, 19b)의 두께 변화에 따른 불순물 접합영역(21)의 크기 변화를 도시한 단면도이다.
도 2를 참조하면, 상기 게이트 스페이서(19a, 19b)의 두께가 얇게 형성되는 경우 상기 불순물 접합영역(21)의 크기가 확대된다.
이로 인해, 상기 공핍 영역(23)이 상기 활성영역(13)과 상기 소자분리막(15)의 경계면을 공유하게 되어 상기 활성영역(13)의 경계면을 따라 누설전류(juction leakage)가 증가한다.
따라서, 상기 불순물 접합영역(21)의 항복전압(Breakdown Voltage)이 도 1에 도시된 테스트 패턴의 항복전압에 비해 낮아진다.
도 3을 참조하면, 상기 게이트 스페이서(19a, 19b)의 두께가 두껍게 형성되는 경우 상기 불순물 접합영역(21)의 크기가 축소된다.
이로 인해, 상기 공핍 영역(23)이 상기 활성영역(13)과 상기 소자분리막(15)의 경계면을 공유하지 않아 누설전류(juction leakage)가 감소된다.
따라서, 상기 불순물 접합영역(21)의 항복전압(Breakdown Voltage)이 도 1에 도시된 테스트 패턴의 항복전압에 비해 높아진다.
상술한 본 발명에 따른 반도체 소자의 테스트 패턴 형성방법은, 상기 소자분리막(15)과 인접한 활성영역(13) 상부에 상기 게이트 스페이서(19a, 19b)를 형성하고, 상기 공핍 영역(23)의 변화에 의한 상기 불순물 접합영역(21)의 항복전압을 측정함으로써 상기 게이트 스페이서(19a, 19b)의 두께를 측정할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 테스트 패턴 형성방법은 소자분리막 상부에 게이트를 형성하고, 전기적으로 플로팅(floating)시킴으로써 게이트 스페이서의 두께를 측정하기 위한 테스트시 게이트의 선폭(CD)에 의한 전기적 영향을 최소화할 수 있는 효과를 제공한다.
또한, 본 발명은 소자분리막과 인접한 활성영역 상부에 게이트 스페이서를 형성하여 게이트 스페이서의 두께에 따라 불순물 접합영역과 반도체 기판 간의 공핍영역이 변화되도록 함으로써 불순물 접합영역의 항복전압 측정을 통해 게이트 스페이서의 두께 변화를 전기적으로 측정할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 활성영역을 정의하는 소자분리막이 구비된 반도체 기판에 웰 이온 주입공정을 실시하는 단계;상기 소자분리막 상부에 제 1 게이트 및 제 2 게이트를 형성하는 단계;상기 제 1 게이트 및 상기 제 2 게이트 측면의 상기 활성영역 상부에 각각 제 1 게이트 스페이서 및 제 2 게이트 스페이서를 형성하는 단계; 및상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 사이의 상기 반도체 기판에 불순물을 주입하여 불순물 접합영역을 형성하는 단계를 포함하되,상기 제 1 게이트 및 상기 제 2 게이트는 전기적으로 플로팅(floating)시키고, 상기 불순물 접합영역의 항복전압(Breakdown Voltage)을 측정하여 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서의 두께 변화를 측정할 수 있는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서, 상기 제 1 게이트 및 상기 제 2 게이트는 10μm 이상의 선폭(CD; Critical Dimension)으로 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서, 상기 웰 이온 주입공정은 P형 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 3 항에 있어서, 상기 불순물 접합영역은 N형 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서, 상기 웰 이온 주입공정은 N형 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 5 항에 있어서, 상기 불순물 접합영역은 P형 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
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