KR100866745B1 - 반도체 소자의 테스트 패턴 형성방법 - Google Patents
반도체 소자의 테스트 패턴 형성방법 Download PDFInfo
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Abstract
Description
상기 제 1 게이트 및 상기 제 2 게이트는 전기적으로 플로팅(floating)시키고, 상기 불순물 접합영역의 항복전압(Breakdown Voltage)을 측정하여 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서의 두께 변화를 측정할 수 있는 것을 특징으로 하고,
Claims (7)
- 활성영역을 정의하는 소자분리막이 구비된 반도체 기판에 웰 이온 주입공정을 실시하는 단계;상기 소자분리막 상부에 제 1 게이트 및 제 2 게이트를 형성하는 단계;상기 제 1 게이트 및 상기 제 2 게이트 측면의 상기 활성영역 상부에 각각 제 1 게이트 스페이서 및 제 2 게이트 스페이서를 형성하는 단계; 및상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 사이의 상기 반도체 기판에 불순물을 주입하여 불순물 접합영역을 형성하는 단계를 포함하되,상기 제 1 게이트 및 상기 제 2 게이트는 전기적으로 플로팅(floating)시키고, 상기 불순물 접합영역의 항복전압(Breakdown Voltage)을 측정하여 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서의 두께 변화를 측정할 수 있는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서, 상기 제 1 게이트 및 상기 제 2 게이트는 10μm 이상의 선폭(CD; Critical Dimension)으로 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서, 상기 웰 이온 주입공정은 P형 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 3 항에 있어서, 상기 불순물 접합영역은 N형 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서, 상기 웰 이온 주입공정은 N형 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제 5 항에 있어서, 상기 불순물 접합영역은 P형 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
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