TW463169B - Dual VT SRAM cell with bitline leakage control - Google Patents

Dual VT SRAM cell with bitline leakage control Download PDF

Info

Publication number
TW463169B
TW463169B TW089103802A TW89103802A TW463169B TW 463169 B TW463169 B TW 463169B TW 089103802 A TW089103802 A TW 089103802A TW 89103802 A TW89103802 A TW 89103802A TW 463169 B TW463169 B TW 463169B
Authority
TW
Taiwan
Prior art keywords
line
word line
integrated circuit
signal
millivolts
Prior art date
Application number
TW089103802A
Other languages
English (en)
Inventor
Ali Keshavarzi
Kevin Zhang
Yibin Ye
Vivek K De
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Application granted granted Critical
Publication of TW463169B publication Critical patent/TW463169B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

4 6 316 9 五、發明說明ίΐ) 發明背景 發明之技術領域 本發明係關於積體電路*以及更特別地是關於具有雙臨 界電壓及位元線漏電控制之記憶體單元》 背景技藝 靜態隨機存取記憶體單元（SR AM )典型地提供位元可以迅 速讀取及寫入之記憶體儲存。典型S R A (4單元具有6個場效 電晶體（FET電晶體）。其中之二FET電晶體形成第一反向器 以及其中之二FET電晶體形成第二反向器於電源及接地端 之間。第一及第二反向器為跨越耦合，以致於在第一儲存 節點上，第二反向器輸出聯結至第一反向器輸入，且在第 二儲存節點上，第一反向器輸出聯結至第二反向器輸入。 第一及第二跨越耦合之反向器形成閂鎖，其中之一儲二存節 點被拉低而另一儲存節點被拉高。6個場效電晶體另外其 中之二為帶通FET電晶體，由字元線導體上的字元線信號 加以控制。其中之一帶通電晶體耦合於位元線與第一儲存 節點之間。另一帶通電晶體耦合於位元線#與第二儲存節 點之間。而帶通電晶體關閉時，雖然有些漏電，但第一及 第二儲存節點與位元線及位元線#為絕緣。 在讀取程序中，資料及資料#信號分別在位元線及位元 線#上預先.充電。當字元線被判定時，其中之一儲存節點 為低而另一儲存節點為高。低儲存節點依據記憶體單元之 狀態將資料或·是資料#信號拉低。一感應放大器感應介於 資料及資料#信號之間的差異以及加速相對應於低儲存節
第6頁 46 316 9 五、發明說明（2) 點之資料或是資料#信號的下降，直到儲存節點為低。高 儲存節點保持為高以及該感應放大器可以經由資料或是資 料#信號（依據記憶體單元之狀態）將儲存節點釘在高狀 態。因此，該讀取程序使得儲存節點在字元線信號結束判 定之後保持在相同邏輯狀態。該感應放大器提供指示該狀 態之信號3 在寫入程序中，該感應放大器令的電路在回應已經寫入 至寫入緩衝器的值為高或是低時使得其中之一資料或是資 料#信號為高而另一為低。當字元線信號被判定時，假使 第一及第一儲存郎點之現行狀態與貧料及肓料#信號相同 時，則第一及第二儲存節點保待相同。假使第一及第二儲 存節點之現行狀態與資料及資料#信號不同時，則其中之 —儲存節點被下拉而另一儲存節點被上拉。當由二跨=越耦 合反向器形成之閂鎖的第一及第二儲存節點狀態改變時， 該閂鎖稱為倒裝狀態。 不似於動態隨機存取記億體單元（DRAM) ，SRAM單元不需 要再新以維持其狀態。而是，只要電源供應至電源端且沒 有漏電時，第一及第二儲存節點之電壓狀態在跨越耦合反 向器形成之閂鎖為穩定狀態。 然而，為較大或是較小之廷伸，S R A Μ單元呈現漏電。為 使漏電保持為低，臨界電壓保持為相當高。例如，記憶體 單元之電晶體臨界電壓可以高於包含記憶體單元之積體電 路其他部分電，晶體之臨界電壓。然而，保持臨界電壓為高 亦減低交換速度及快取效能。因此，需要具有允許低漏電
第7頁 4 6 3 16 9 五、發明說明（3) 及快速存取之記憶體單元的結構及技術。 發明總結 在一些具體實施例中，本發明包含一種包含位元線及位 元線#、字元線以及記憶體單元之積體電路°該記憶體單 元各相對應於其中之一字元線以及各包含第一及第二帶通 電晶體，分別耦合於第一與第二儲存節點之間，以.及分別 耦合於位元線及位元線#之間，該相對應字元線為耦合第 一及第二帶通電晶體閘極之間。該記憶體單元包含第一及 第二反句器，跨越耦合於第一與第二儲存節點之間，其中 第一及第二帶通電晶體各具有較第一及第二反向器之電晶 體為低的臨界電壓。字元線電壓控制電路耦合至字元線以 選擇性地控制字元線上的字元線信號。 在一些具體實施例f ，該字元線電壓控制電路判定-一選 擇為讀取之相對應記憶體單元的選擇字元線之字元線信號 以及未驅動非相對應記憶體單元的選擇字元線之字元線信 :圖式之簡單說明 本發明將由下文之詳細說明及本發明具體實施例附圊而 更完全瞭解，然而，不應該限制本發明為所說明之具體實 施例，但只是為了解釋及瞭解而已。 圊1為如本發明某些具體實施例之記憶體單元的概要表 示； 圊2解釋通道長度及寬度尺寸； 圖3為包含如本發明某些具體實施例記憶體系統之積體
第8頁 五'發明說明（4) 電路的概要表示；以及 圖4為圖3記憶體系統之記憶體單元列的概要表示。 圖式之詳細說明 圖1解釋如本發明某些具體實施例之S R A Μ記憶體單元 1 0。記憶體單元1 0代表下文方塊圖形式說明及解釋之記憶 體單元。然而，本發明不限於具有記憶體單元1 0細節之記 憶體單元。由此說明之FET電晶體可以是金屬氧半導體場 效電晶體（MOSFET)。 本發明牽涉到具有記憶體單元之記憶體系統，其中帶通 電晶體較閂鎖電晶體具有較低臨界電壓（V t )，以及其中非 選擇記憶體單元之字元線為未驅動以降低位元線及位元_ #之漏電。 參考圖1 ，第一反向器14包含pFET電晶體Ml及nFET電晶 體Μ 2以及在第一儲存節點Q具有輸出以及在第二儲存節點 Q#具有輸入s通常，當儲存節點Q具有邏輯低輸出電壓 時，儲存節點Q #具有邏輯高電壓，反之亦然。第二反向器 16包含pFET電晶體M3'及nFET電晶體M4以及在儲存節點Q#具 有輸出以及在儲存節點Q具有輸入。第一及第二反向器14 及16為跨越耦合於第一及第二儲存節點之間，因為反向器 1 4輸出聯結至反向器丨6輸入以及反向器丨6輸出聯结至反向 器14輸入。此跨越耦合形成一閂鎖。電晶體Ml及M3為上拉 電晶體而電晶體M2及M4為下拉電晶體。反向器14及16為耦 合於電源供應..電壓V c c (有時稱為V d d )及地電壓V s s之間， 該地電壓不需要為接地。
4 6316 9 五、發明說明（5) 第一帶通電晶體M5為nFET電晶體，輕合於位元線（BL)及 儲存節點Q之間。第二帶通電晶體Μ 6為n F E T電晶體，耦合 於位元線# ( BL# )及儲存節點Q#之間3帶通電晶體Μ5與Μ6閘 極由字元線上的字元線信號所驅動。資料及資料#信號分 別在位元線及位元線#上。為方便，資料及資料#信號於此 分別視為位元信號。 在某些具體實施例中，當Q為高（丨）且Q #為低（0)時，記 憶體單元1 0視為具有邏輯高狀態，以及當Q為低（0 )且Q#為 高（丨）時，具有邏輯低狀態。在其他具體實施例中，則與 此案例相反。 該術語"某些具體實施例"及”其他具體實施例”意義_為至 少本發明一些具體實施例包含與術語相關連之結構、-功能 或是特徵。另外，”某些具體實施例"之不同參考不需要完 全參考相同的具體實施例。 下文說明如本發明某些具體實施例之讀取程序。然而， 本發明不限制下列細節。資料及資料#信號預先充電（雖然 另一方面可以預先充電為低或是為另一參考電壓）。當字 元線被判定時，帶通電晶體Μ 5與Μ 6被開啟。其中之一儲存 節點為低（亦即具有邏輯低電壓）α及另一儲存節點為高 (亦即具有邏輯高電壓）。為低之該儲存節點開始將相對應 位元信號（依據記憶體單元狀態為資料或是資料#信號）拉 低。感應放大：器加速感應以及放大相對應位元信號之下降 以及亦可以將另一位元信號釘在高狀態。該感應放大器不
第10頁 4 6 3 16 9 五、發明說明（6) 開始加速下降，直到資料及資料#信號之差異等於或是大 於一特別電壓。該電壓將依據所選擇之感應放大器而變 化。本發明不限於任何特別感應放大器。 例如，假使儲存節點Q為高以及儲存節點Q #為低，當字 元線信號被判定時，儲存節點Q #開始將資料#信號拉低， 而資料信號保持為高。該感應放大器加速資料#信號之拉 低。在字元線結束判定之後該儲存節點Q保持為高以及儲 存節點Q #保持為低。該感應放大器提供指示記憶體單元狀 態之信號。類似地是，假使儲存節點Q為低以及儲存節點 Q #為高，當字元線信號被判定時，儲存節點Q開始將資料 信號拉為低，而資料#信號保持為高。該感應放大器加速 資料之下拉。當字元線結束判定時，儲存節點Q及Q#分別 保持為低及南。 — 在寫入程序中，將一位元寫入至記憶體單元10中，電路 (例如，在圖3中）依據寫入至記憶體單元1 0中之所需狀態 使得其中之一資料或是資料#信號為高而另一為低》當字 元線信號被判定時，帶通電晶體Μ 5及Μ 6被開啟以及儲存節 點Q及Q #依據儲存節點Q及Q #與資料及資料#信號為相同或 是不同而分別保持為相同邏輯狀態或是改變狀態。雖然由 反向器1 4及丨6形成之閂鎖提供正回饋以保持儲存節點Q及 Q #為穩定，但是當資料及資料#信號與儲存節點Q及Q #為相 反時，該閂鎖倒裝儲存節點Q及Q#之狀態。 電晶體Μ 1 - M:6之大小及臨界電壓（V t)可加以選擇以達成 大小、穩定度及交換速度之折衷。圖2解釋電晶體源極、
第11頁 五、發明說明（7) 通道及汲極，該電晶體可以代表電晶體Μ 1 - Μ 6源極、通道 及汲極。該電晶體具有通道寬度W及長度L aFET電晶體之 交換速度與W / L有關。當W增加及/或L減低時，交換速度增 加。當W減低及/或L增加時，交換速度減低=然而，當W及 /或L增力〇時電晶體面積亦增加面積以及當W及/或L減低 時，電晶體面積亦減低面積。較小面積之電晶體為所需。 在某些具體實施例中，記憶體單元1 0被製造為電晶體Μ 5 及Μ6臨界電壓（Vt)小於電晶體Μ1-Μ4之Vt。具有低Vt時， 電晶體Μ 5及Μ 6將較快速交換以允許較快之讀取及寫入以存 取儲存節點Q及Q #。然而，電晶體Μ 5及Μ 6亦將具有較大之 漏電。未選擇之記憶體單元的漏電可以使差動信號產生之 某些速度優點嚴重地偏離。另外，漏電可以改變儲存_在記 憶體單元中之狀態。如下文所說明，在某些具體’實施-例 中，未選擇讀取及寫入之記憶體單元的字元線信號可未驅 動以降低該單元之漏電。以此方式，它們將（1 )具有非常 小位準之漏電以不改變儲存節點Q及Q #之狀態以及（2 )不使 將錯誤地改變選擇之單元的讀取及寫入之位元線及位元線 #產生效應。 下文說明可以用於某些具體實施例之設計方法。一參考 單元可以選擇為電晶體ΜΙ- Μ6具有高Vt以及為了穩度定， M1-M6選擇電晶體W及L «則M5及M6之臨界電壓被降低以增 加存取速度。M1-M4之W及/或L以及可能M5及M6之W及/或L 之後被重新定大小以維持穩定度與參考單元相同或是類似 於參考單元。速度及面積亦可以為定大小之考量因素。在
五、發明說明（8) 某些具體實施例中，假使Μ卜Μ6具有相同之V t時，上拉及 下拉電晶體Μ 1 - Μ 4設計為較最佳大小稍寬。此設計以稍大 面積之成本引導較佳穩定度（讀取穩定度）。面積之折衷可 以因處理技術改良而由積極之設計規則降低。較大n F ΕΤ之 下拉裝置亦藉由提供電流槽以及避免電荷增加而輔助速 度。 較低V t可以經由處理技術如額外植入步驟或是至電晶體 Μ 5及Μ 6之前向本體偏壓應用而加以獲得。有效地達成較低 V ΐ之另一技術為當以較高V t製造帶通電晶體Μ 5及Μ 6時加速 帶通電晶體Μ 5及Μ 6之閘極，該較高V t可以和電晶體Μ 1 - Μ 4 相同。在某些具體實施例中，本發明提供大於參考單元 25 %之存取速度的增加。 參考圖3 ，積體電路3 0包含記憶體系統3 4。當然，積體 電路3 0將包含各種不同之其他電路。其他電路之全部或是 部分可以具有與電晶體Μ卜Μ4相同或是不同之臨界電壓。 積體電路3 0可以為一處理器，如微處理器或是具有快取記 憶體、單獨記憶體晶片或是包含特定應用積體電路（A S I C ) 之各種其他類型晶片的數位信號處理器。 記憶體系統3 4包含記憶體單元列，其中解釋之第一及第 二列2 4及2 6為代表。第一列2 4包含記憶體單元MC 1 1、 MC12...MC1N ，以及第二列26包含記憶體單元MC21 、MC22 ...M C 2 N。各記憶體單元可以具有與圖1之記憶體單元1 〇相 同的結構或是.具有不同的結構。位元線調節電路3 4為用以 預先充電位元線B L 1及B L丨#。位元線調節電路3 8為用以預
第L3頁 46316 9 五、發明說明（9) 先充電位元線BL2及BL2#。字元線控制電路42#(可以包含 行解碼器）控制字元線導體WL1、WL2. , . WLN上的字元線信 號。如下文所說明，感應放大器5 0在讀取程序感應資料及 資料#信號之差異以及在列解碼器4 8控制下在列2 4及2 6寫 入程序中經由列多工器4 8控制資料及資料#信號之狀態。 可以為每多數列具有一感應放大器（如圖4 )或是每列具有 單一感應放大器。 下文說明如某些具體實施例之讀取程序。位元線調節電 路34及38預先充電位元線BL1及BL1#、位元線BL2及BL2#上 的資料及資料#信號。（或是，只有感興趣列之資料及資料 #信號預先充電）》字元線信號在感興趣字元線（WLl、WL2 ... WLN)上判定之後，相對應電晶體對Μ 5及M6被開啟。為 低之儲存節點開始將相對應位元信號（資料或資料#)拉 低3另一位元信號保持為高。感應放大器5 0感應以及放大 資料及資料#信號之差異以及加速相對應於該低儲存節點 之位元信號的下降。該感應放大器亦可以將另一位元信號 釘在鬲狀態。感應放大器5 0提供一信號至讀取缓衝器5 6以 指示感興趣記憶體單元的狀態a 例如，假設記憶體單元M C 1 ί將被讀取以及在MC 1 1中，儲 存節點Q為高以及儲存節點Q #為低。字元線電壓控制電路 42判定（高）在WL1上的字元線信號，而WL2 、WL3及WL4導體 上之字元線信號為未驅動》當電晶體Μ 6開啟時，儲存節點 Q #將開始將資、料#信號拉低。當感應放大器4 4感應資料及 資料#信號之差異時，將加速資料#信號的下降以及可以將
第14頁 46316 9 五、發明說明（ίο) 資料信號釘在高狀態。當W L 1上導體的字元線信號為結東 判定時，帶通電晶體Μ 5及Μ 6將關閉以及儲存節點Q及Q #將 保持為在讀取之前的狀態。在上文所表列之傳統下，感應 放大器5 0可以提供高位元信號至讀取緩衝器5 6以代表MC 1 1 之狀態3 下文說明如某些具體實施例之寫入程序。然而，本發明 不限於這些細節。感應放大器5 0回應寫入緩衝器5 4之一位 元而控制選擇列之何資料及資料#信號為高以及何者為 低。列解碼器4 8選擇該列。例如，假使該位元為高，在某 些具體實施例中，感應放大器5 0使得在選擇列之位元線上 的資料信號為高以及在位元線#上的資料#信號為低。正確 字元線被判定，所以帶通電晶體Μ 5及Μ 6為開啟。假使_儲存 節點之狀態與資料及資料#信號之狀態為相同時，儲存節 點之狀態保持相同以及儲存在記憶體當中的狀態保持相 同。假使儲存節點之狀態與資料及資料#信號之狀態為相 反時，儲存節點Q及Q#之狀態為交換且該閂鎖倒裝狀態= 在某些具體實施例中’非選擇行之字元線為未驅動。在其 他具體實施例中，非選擇行之芋元線為非未驅動。 如上文所提到，帶通電晶體Μ 5及Μ6之較低V t可感應出一 些額外之位元線及/或位元線#漏電，該漏電可以使感應所 需之差動信號產生的某些速度優點嚴重地偏離。在讀取程 序中，這情形是特別的問題。在圊3之案例中，記憶體單 元藕合至位元：線及位元線#以及該電壓差異由感應放大器 加以感應，經由帶通電晶體之漏電可被發出。當資料及資
第15頁 4 6 316 9 五、發明說明（11) 料#為預先充電至高狀態時，漏電為介於位元線或是位元 線#與低狀態儲存節點之間的關切因素（也就是說，介於帶 通電晶體源極與汲極之間具有電壓降）°由感應觀點來 看，當該單元平均劃分為儲存邏輯高及邏輯低狀態時，漏 電為最低有效。理由是近似相同之電流為漏電至位元線及 位元線#。（當然，無論分類為如何高及低，漏電為有關改 變狀態與功率耗損之關切因素）。 較壞情況在圖4中解釋，該圖概要地解釋圖3第一列2 4之 Q及Q #狀態，其中對記憶體單元MC 1 1而言，Q為低以及Q#為 高，但是對記憶體單元MC 1 2、M C 1 1 3 ... M C 1 N而言，Q為高 以及Q #為低。在圖4之例子中，字元線W L 1被選擇以及字元 線WL2、WL3. . . WLN為非選擇。在記憶體單元MC12、 M C Η 3 ... M C 1 Ν中，所有儲存節點Q #為低以及將造成位=元線 #有關之漏電。所以，無論位元線快速放電之事實（由於較 低V t之帶通電晶體），沒有本發明之漏電降低技術，較漏 電之BL#可能防止該差動感應放大器迅速建立感應所需電 壓。 在某些具體實施例令，該問題藉由各非選擇記憶體單元 之帶通電晶體（Μ 5及Μ 6 )未驅動閘極加以解決。此情形可以 由字元線電壓控制電路4 2未驅動該字元線信號而完成，該 字元線信號為非選擇以取代提供它們V s s。在某些具體實 施例中，該非選擇之字元線可以為大約-1 0 0至-2 0 0毫伏特 (m V )以取代V s..s。其他未驅動電壓可加以選擇。如此處所 使用，"稍未驅動”意義為在介於對地-5與-9 9毫伏特之
4 6 3 16 9 五、發明說明（12) 間，包含-5與-9 9毫伏特未驅動該字元線信號。"適度足驅 動"意義為在介於對地-100與- 200毫mV之間，包含-丨00與 -2 0 0 m V提供該字元線信號。"強烈未驅動"意義為在介於對 地-2 0 1與-5 0 0 m V之間，包含-2 0 1與-5 0 0 m V提供該字元線信 號。N非常強致未驅動π意義為小於-5 0 0 πι V提供該字元線信 號。 例如，在圖4之案例中，字元線W L 1可以為一邏輯高值 (例如Vcc)以及WL2 、1[3，.1!^可以為大約-100至-20〇!11? 。在某些具體實施例中，應用-100至_200inV未驅動至 nMOSFET電晶體閘極，降低大於大小序階之漏電。此方式 為增加漏電帶通電晶體之臨界電壓的有效等效效應（例如 藉由反向本體偏壓）。一本體偏壓調整，而非未驅動可以 被使用。例如，選擇之記憶體單元可以具有一本體偏^ (例如前向本體偏壓），而非選擇之記憶體單元可以具有另 一本體偏壓（例如反向本體偏壓字元線未驅動之最佳量 可以包含閘極感應汲極漏電（G I DL )以及其他接合漏電機制 如帶至帶隧穿（BTBT)。適當未驅動之結果為增加感應之有 效速度，克服帶通電晶體Μ 5及Μ 6之漏電。未驅動降低電晶 體之次臨界漏電3 雖然解釋之具鳢實施例包含增強模式電晶體，但是可使 用消耗模式電晶體。 可能具有與此處說明之記憶體單元不同的記憶體單元。 該單元可以為多埠。 在某些具體實施例及某些情況中，至少一列之位元線可
46316 9 五、發明說明（13) 以預先充電以及同時感應；及/或至少一字元線信號；可以 同時判定。 可以在介面二解釋之結構之間或是結構（如導體）内具有 中間結構（如緩衝器）或是信號，該結構解釋為連續。附圖 中之方盒邊界為解釋目的而非意圖為限制。 假使說明書陳述可以"、"可能"或是”可"包含元件、態 樣、結構或是特徵時，則特別之元件、態樣、結構或是特 徵可不被包含於内。 那些熟知具有此文獻利益之相關技藝的人士將欣賞到由 前述說明及附圖可以在本發明範疇内製作其他許多不同之 變化。因此，下列申請專利範圍包含定義本發明範疇之任 何修正
第〖8頁

Claims (1)

  1. 4 6 3 16 9 六、申請專利範圍 1. 一種積體電珞，包括： 位元線及位元線# ; 字元線； 記憶體單元各相對應於其中之一字元線以及各包含： (a) 第一及第二帶通電晶體，分別耦合於第一與第二 儲存節點之間，以及分別耦合於位元線及位元線#之間， 該相對應字元線為耦合第一及第二帶通電晶體閘極之間； 以及 (b) 第一及第二反向器，跨越耦合於第一與第二儲存 節點之間，其申第一及第二帶通電晶體各具有較第一及第 二反向器之電晶體為低的臨界電壓；以及芋元線電壓控制 電路耦合至字元線以選擇性地控制字元線上的字元線信 號。 二 2. 如申請專利範圍第1項之積體電路，其中該字元線電 壓控制電路判定一選擇為讀取之相對應記憶體單元的選擇 字元線之字元線信號以及未驅動非相對應記憶體單元的選 擇字元線之芋元線信號。 3. 如申請專利範圍第2項之積體電路，其中未選擇字元 線之字元線信號為介於-5與-99毫伏特之間，包含-5與-99 毫伏特。 4. 如申請專利範圍第2項之積體電路，其中未選擇字元 線之字元線信號為介於-100與- 200毫伏特之間，包含-100 與- 2 0 0毫伏特：。 5. 如申請專利範圍第2項之積體電路，其中未選擇字元
    第19頁 463169 六、申請專利範圍 線之字元線信號為介於-201與- 5 0 0毫伏特之間，包含-201 與- 500毫伏特。 6. 如申請專利範圍第2項之積體電路，其中未選擇字元 線之字元線信號為小於-5 0 0毫伏特。 7. 如申請專利範圍第1項之積體電路，其中該電晶體為 MOSFET電晶體。 8. 如申請專利範圍第1項之積體電路，尚包括第二列記 憶體單元》 9. 如申請專利範圍第1項之積體電路，尚包括耦合至該 位元線及位元線#之感應放大器。 1 0.如申請專利範圍第1項之積體電路，尚包括分別將位 元線及位元線#上的資料及資料#信號預先充電之位元綠:調 節電路。 11. 一種積體電路，包括： 位元線及位元線# ; 相對應於行之字元線； 記憶體單元各相對應於其中之一字元線以及各包 含： (a) 第一及第二帶通電晶體，分別耦合於第一與第二 儲存節點之間，以及分別耦合於位元線及位元線#之間， 該相對應字元線為耦合第一及第二帶通電晶體閘極之間； 以及 (b) 第一及第二反向器，跨越耦合於第一與第二儲存 節點之間，其中第一及第二帶通電晶體各具有較第一及第
    0:V62\62777.ptd 第20頁 46 316 9 六、申諳專利範圍 二反向器之電晶體為低的臨界電壓；以及 字元線電壓控制電路耦合至字元線以選擇性地控制字 元線上的信號，以致於該字元線電壓控制電路判定一選擇 行之字元線的字元線信號以及未驅動未選擇行字元線之字 元線信號。 12. 如申請專利範圍第11項之積體電路，其中未選擇字 元線之字元線信號為介於-5與-99毫伏特之間，包含-5與 -9 9毫伏特。 13. 如申請專利範圍第11項之積體電路，其中未選擇字 元線之字元線信號為介於-100與-2 0 0毫伏特之間，包含 -100與-200毫伏特。 _ 14. 如申請專利範圍第11項之積體電路，其中未選擇> 元線之字元線信號為介於-201與- 5 0 0毫伏特之間，包含 -201與- 5 0 0毫伏特。 15. 如申請專利範圍第11項之積體電路，其中未選擇字 元線之字元線信號為小於-5 0 0毫伏特。 16. 如申請專利範圍第11項之積體電路，其中未選擇字 元線之字元線信號為小於-1 0 0毫伏特。 17. 如申請專利範圍第11項之積體電路，尚包括第二列 記憶體單元。 18. —種積體電路1包括： 位元線及位元線# ; 字元線； 記憶體單元各相對應於其中之一字元線以及各包
    0:\02\62777,泗 第21頁 4 6 3 16 9 含： (a) 第/及第二帶通電晶體，分別耦合於第一與第二 儲存節點之間，以及分別耦合於位元線及位元線#之間，— 該相對應字元線為耦合第一及第二帶通電晶體閘極之間； 以及 ’ (b) 第一及第二反向器，跨越耦合於第—與第二儲存 節點之間；以及 字元線電壓控制電路耦合至字元線以選擇性地控制 字元線上的信號，以致於該字元線電壓控制電路判定一選 擇行之字元線的子元線信號以及未驅動未選擇行字元線之 字元線信號。 19.如申請專利範圍第18項之積體電路，其中未選擇二字 元線之字元線信號為介於-100與—200毫伏特 Η ,句A -100與- 2 0 0毫伏特。 2 0. —種讀取記憶體單元列中之記憶體單元之方法’該 方法包括： 分別將位元線及位元線#上的資料線及資料線#信號 預先充電電壓； 判定相對應於記憶趙單元之字元線中的字元線信 i a其令該記憶趙單元包含帶通電晶體及閂鎖電晶體以及 其中該帶帝 a a 遇電晶體具有較閂鎖電晶體為低的臨界電壓；以 令的^應於所選擇讀取之記憶體單元之字元線
    第22頁 4 6316 9 六、申請專利範圍 21. 如申請專利範圍第20項之積體電珞，其中未選擇字 元線之字元線信號為介於-5與-99毫伏特之間，包含-5與 -9 9毫伏特。 22. 如申請專利範圍第20項之積體電路，其中未選擇字 元線之字元線信號為介於-100與-2 0 0毫伏特之間，包含 -100與- 200毫伏特。 23. 如申請專利範圍第20項之積體電路，其中未選擇字 元線之字元線信號為小於-201毫伏特。 2 4.如申諳專利範圍第20項之積韹電路，其+未選擇字 元線之字元線信號為小於-5 0 0毫伏特。
    O:\62\62Tn. ptd 第23頁
TW089103802A 1999-03-03 2000-03-10 Dual VT SRAM cell with bitline leakage control TW463169B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/261,915 US6181608B1 (en) 1999-03-03 1999-03-03 Dual Vt SRAM cell with bitline leakage control

Publications (1)

Publication Number Publication Date
TW463169B true TW463169B (en) 2001-11-11

Family

ID=22995437

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089103802A TW463169B (en) 1999-03-03 2000-03-10 Dual VT SRAM cell with bitline leakage control

Country Status (11)

Country Link
US (1) US6181608B1 (zh)
EP (1) EP1155413B1 (zh)
JP (1) JP2002538615A (zh)
KR (1) KR100479670B1 (zh)
CN (1) CN1253897C (zh)
AU (1) AU3001700A (zh)
BR (1) BR0008704A (zh)
DE (1) DE60029757T2 (zh)
HK (1) HK1037778A1 (zh)
TW (1) TW463169B (zh)
WO (1) WO2000052702A1 (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056681A (ja) * 2000-08-09 2002-02-22 Toshiba Corp メモリ装置
US6519176B1 (en) * 2000-09-29 2003-02-11 Intel Corporation Dual threshold SRAM cell for single-ended sensing
TWI242085B (en) * 2001-03-29 2005-10-21 Sanyo Electric Co Display device
US6946901B2 (en) * 2001-05-22 2005-09-20 The Regents Of The University Of California Low-power high-performance integrated circuit and related methods
US6628557B2 (en) 2001-09-28 2003-09-30 Intel Corporation Leakage-tolerant memory arrangements
WO2003083872A2 (en) * 2002-03-27 2003-10-09 The Regents Of The University Of California Low-power high-performance memory cell and related methods
US6683804B1 (en) * 2002-07-16 2004-01-27 Analog Devices, Inc. Read/write memory arrays and methods with predetermined and retrievable latent-state patterns
DE10255102B3 (de) * 2002-11-26 2004-04-29 Infineon Technologies Ag SRAM-Speicherzelle mit Mitteln zur Erzielung eines vom Speicherzustand unabhängigen Leckstroms
US6724649B1 (en) * 2002-12-19 2004-04-20 Intel Corporation Memory cell leakage reduction
US7200050B2 (en) * 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
EP1642299A4 (en) * 2003-07-01 2007-03-14 Zmos Technology Inc SRAM CELL STRUCTURE AND CIRCUITS
US6920061B2 (en) * 2003-08-27 2005-07-19 International Business Machines Corporation Loadless NMOS four transistor dynamic dual Vt SRAM cell
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US7123500B2 (en) * 2003-12-30 2006-10-17 Intel Corporation 1P1N 2T gain cell
JP4342350B2 (ja) * 2004-03-11 2009-10-14 株式会社東芝 半導体メモリ装置
US7061794B1 (en) * 2004-03-30 2006-06-13 Virage Logic Corp. Wordline-based source-biasing scheme for reducing memory cell leakage
US7469465B2 (en) * 2004-06-30 2008-12-30 Hitachi Global Storage Technologies Netherlands B.V. Method of providing a low-stress sensor configuration for a lithography-defined read sensor
US7079426B2 (en) * 2004-09-27 2006-07-18 Intel Corporation Dynamic multi-Vcc scheme for SRAM cell stability control
US7110278B2 (en) * 2004-09-29 2006-09-19 Intel Corporation Crosspoint memory array utilizing one time programmable antifuse cells
US7321502B2 (en) * 2004-09-30 2008-01-22 Intel Corporation Non volatile data storage through dielectric breakdown
US7321504B2 (en) * 2005-04-21 2008-01-22 Micron Technology, Inc Static random access memory cell
KR100699857B1 (ko) * 2005-07-30 2007-03-27 삼성전자주식회사 무부하 에스램, 그 동작 방법 및 그 제조 방법
US7230842B2 (en) * 2005-09-13 2007-06-12 Intel Corporation Memory cell having p-type pass device
JP2007122814A (ja) * 2005-10-28 2007-05-17 Oki Electric Ind Co Ltd 半導体集積回路及びリーク電流低減方法
US20070153610A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Dynamic body bias with bias boost
US8006164B2 (en) 2006-09-29 2011-08-23 Intel Corporation Memory cell supply voltage control based on error detection
US7558097B2 (en) * 2006-12-28 2009-07-07 Intel Corporation Memory having bit line with resistor(s) between memory cells
US8009461B2 (en) * 2008-01-07 2011-08-30 International Business Machines Corporation SRAM device, and SRAM device design structure, with adaptable access transistors
JP2009295229A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体記憶装置
US20110149667A1 (en) * 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
US9858986B2 (en) * 2010-08-02 2018-01-02 Texas Instruments Incorporated Integrated circuit with low power SRAM
US9111638B2 (en) * 2012-07-13 2015-08-18 Freescale Semiconductor, Inc. SRAM bit cell with reduced bit line pre-charge voltage
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
WO2015009331A1 (en) * 2013-07-15 2015-01-22 Everspin Technologies, Inc. Memory device with page emulation mode
CN109859791B (zh) * 2019-01-31 2020-08-28 西安微电子技术研究所 一种全隔离结构9管sram存储单元及其读写操作方法
CN110277120B (zh) * 2019-06-27 2021-05-14 电子科技大学 一种在低压下提升读写稳定性的单端8管sram存储单元电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153852A (en) * 1988-07-01 1992-10-06 Vitesse Semiconductor Corporation Static RAM cell with high speed and improved cell stability
JPH0340294A (ja) 1989-07-05 1991-02-21 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP3076351B2 (ja) * 1990-04-09 2000-08-14 株式会社リコー バッテリバックアップ付半導体記憶装置
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
US5732015A (en) * 1991-04-23 1998-03-24 Waferscale Integration, Inc. SRAM with a programmable reference voltage
US5461713A (en) * 1991-05-10 1995-10-24 Sgs-Thomson Microelectronics S.R.L. Current offset sense amplifier of a modulated current or current unbalance type for programmable memories
US5452246A (en) 1993-06-02 1995-09-19 Fujitsu Limited Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size
US5393689A (en) * 1994-02-28 1995-02-28 Motorola, Inc. Process for forming a static-random-access memory cell
US5471421A (en) 1994-12-16 1995-11-28 Sun Microsystems, Inc. Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage
DE69615421T2 (de) * 1995-01-12 2002-06-06 Intergraph Corp Registerspeicher mit Umleitungsmöglichkeit
JP4198201B2 (ja) * 1995-06-02 2008-12-17 株式会社ルネサステクノロジ 半導体装置
US5703392A (en) * 1995-06-02 1997-12-30 Utron Technology Inc Minimum size integrated circuit static memory cell
KR0182960B1 (ko) * 1995-08-31 1999-04-15 김광호 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로
JPH09270494A (ja) * 1996-01-31 1997-10-14 Hitachi Ltd 半導体集積回路装置
US5790452A (en) * 1996-05-02 1998-08-04 Integrated Device Technology, Inc. Memory cell having asymmetrical source/drain pass transistors and method for operating same
US5828597A (en) * 1997-04-02 1998-10-27 Texas Instruments Incorporated Low voltage, low power static random access memory cell
US5939762A (en) 1997-06-26 1999-08-17 Integrated Device Technology, Inc. SRAM cell using thin gate oxide pulldown transistors

Also Published As

Publication number Publication date
KR20010102476A (ko) 2001-11-15
AU3001700A (en) 2000-09-21
KR100479670B1 (ko) 2005-03-30
HK1037778A1 (en) 2002-02-15
JP2002538615A (ja) 2002-11-12
WO2000052702A1 (en) 2000-09-08
BR0008704A (pt) 2001-12-26
DE60029757D1 (en) 2006-09-14
US6181608B1 (en) 2001-01-30
EP1155413A1 (en) 2001-11-21
CN1357145A (zh) 2002-07-03
CN1253897C (zh) 2006-04-26
DE60029757T2 (de) 2007-10-31
EP1155413B1 (en) 2006-08-02

Similar Documents

Publication Publication Date Title
TW463169B (en) Dual VT SRAM cell with bitline leakage control
US6970378B2 (en) Thin-film magnetic memory device executing data writing with data write magnetic fields in two directions
US6826074B2 (en) Semiconductor memory device
JP3326560B2 (ja) 半導体メモリ装置
US7259986B2 (en) Circuits and methods for providing low voltage, high performance register files
JPH1187649A (ja) 半導体記憶装置
US8724396B2 (en) Semiconductor memory device
JPH0140437B2 (zh)
JP4219663B2 (ja) 半導体記憶装置及び半導体集積回路
US7061794B1 (en) Wordline-based source-biasing scheme for reducing memory cell leakage
US8339893B2 (en) Dual beta ratio SRAM
JP3188634B2 (ja) データ保持回路
US7336553B2 (en) Enhanced sensing in a hierarchical memory architecture
US6137741A (en) Sense amplifier with cascode output
TWI591638B (zh) ５ｔ靜態隨機存取記憶體
US6137715A (en) Static random access memory with rewriting circuit
US6967875B2 (en) Static random access memory system with compensating-circuit for bitline leakage
TWI609372B (zh) 單埠靜態隨機存取記憶體
US6341095B1 (en) Apparatus for increasing pulldown rate of a bitline in a memory device during a read operation
KR101579958B1 (ko) 5-트랜지스터 ｓｒａｍ 셀
JP2009301668A (ja) 不揮発性半導体記憶装置の読出回路
Itoh et al. Memory at VLSI circuits symposium
JP2002343085A (ja) 半導体メモリ装置
JP2001093284A (ja) 半導体記憶装置
JPH07192463A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees