KR0182960B1 - 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술 분야;
반도체 메모리의 부하회로
2. 발명이 해결하려고 하는 기술적 과제;
비트라인 로드회로의 구성을 칩의 면적을 줄일 수 있으면서도 누설전류를 최소화 할 수 있도록 한다.
3. 발명의 해결방법의 요지;
개선된 반도체 메모리 장치는 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1, 2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제1신호선에 드레인이 연결되고 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제1박막 트랜지스터를 포함하는 제1부하부와; 상기 제2신호선에 드레인이 연결되고 상기 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제2박막 트랜지스터를 포함하는 제2부하부를 가짐을 요지로 한다.
4. 발명의 중요한 용도;
반도체 메모리의 비트라인 부하회로에 적합하게 사용된다.
Description
제1도는 종래의 비트라인 로드회로도.
제2도는 종래의 비트라인 로드회로도에서의 타이밍도.
제3도는 본 발명의 비트라인 로드회로도.
제4도는 본 발명의 일실시예에 따른 비트라인 로드회로도.
제5도는 본 발명의 또 다른 실시예에 따른 비트라인 로드회로도.
본 발명은 반도체 메모리의 칩 면적을 줄일 수 있는 비트라인 로드회로에 관한 것이다.
일반적으로, 에스램(SRAM) 등과 같은 반도체 메모리 장치의 구조는 제1도와 같이 메모리 셀이 M개의 행(ROW)와 N개의 칼럼(COLUMN)간에 배열된 매트릭스 구조로 되어 있다.
제1도에서, 설명의 편의상, 하나의 칼럼구성이 비트라인 로드와 다수의 메모리 셀 MC, 그리고 비트라인(이하 BL)과 비트라인 바아(이하 BLB)로 이루어진 경우를 본다. 여기서, 메모리 셀내의 부하는 TFT(Thin Film Transistor 이하 박막 트랜지스터)로 구성되며, 로우 선택신호가 인가되는 워드라인(이하 W/L)에 의해 BL과 BLB와의 데이타 교환이 이루어진다.
상기한 제1도와 같은 종래의 회로 동작을 제2도의 타이밍도를 통해 설명하면 다음과 같다. 비트라인 로드(부하)내의 트랜지스터 TR2는 특정기간 동안 턴-온 되어 W/L이 선택되기 전에 BL과 BLB상의 전압레벨을 거의 전원전압(VCC) 레벨까지 차아지시킴으로써 메모리 셀이 안정적으로 동작되도록 한다.
여기서, 상기 TR2의 턴-온기간은 외부 어드레스의 변화를 감지하여 펄스를 생성하는 ATD(Address Transition Detector) 회로에 의해 펄스의 폭 구간 동안에만 턴-온된다. 또한, 비트라인 로드의 클램프 트랜지스터 TR1는 항상 턴- 온되어 BL 또는 BLB의 누설전류(LEAKAGE CURRENT)를 보상하는 역할을 한다. 상기 BL 또는 BLB의 누설전류는 통상적으로 BL 또는 BLB와 연결된 셀 패스 트랜지스터인 TR3 또는 TR4의 N+액티브 영역과 셀 TR들이 존재하는 P-웰 영역과의 P-N 다이오드에 의한 것으로써, 그 값은 일반적으로 BL당 수 PA(Pico Ampere)정도이다. 예를 들어, 상기 제1도의 메모리 셀중의 하나의 행에 연결된 셀 A의 W/Li가 장시간 동안 선택되어져 있을 경우에 BL1과 BL1B, 그리고 셀 데이타의 파형은 제2도에 도시된 바와 같다.
여기서 실선은 상기 비트라인 로드의 상기 TR1이 존재하는 경우이고 파선은 비트라인 로드회로의 TR1이 존재하지 않는 경우를 대비한 것이다. 제2도의 파형대비에서 알 수 있는 바와 같이, 비트라인 로드회로의 클램프 TR인 TR1이 존재하지 않는 경우에는 BL 하이 레벨인 BL1의 강하로 인한 메모리 셀 A의 하이 노드 VH가 강하되어 셀 데이타의 로우/하이 레벨의 차이가 없음을 볼 수 있다. 즉, 이는 메모리 셀 데이타의 소멸을 의미한다. 상기 제2도에서 실선 BL1B의 전압이 강하하는 것은 셀 전류 Ic에 의한 것으로서, 그 최종 전압레벨은 상기 TR1의 턴온 저항값(W/L)i와, 셀 하이노드 전압 VH에 의해 각각 턴온된 TR4와 TR5의 직렬 턴온 저항값에 의존한다. 여기서 전류 Ic는 (W/L)i가 선택되어 있는 동안에 계속 흐르게 되는 DC 전류로서 그 양은 하나의 W/L에 연결되어 있는 메모리 셀의 갯수에 비례한다.
상기한 제1도의 저전력 SRAM에서는, 통상적으로 상기 전류 Ic를 감소시키기 위해서 클램프 TR인 상기 트랜지스터 TR1의 폭을 디자인-룰이 허용되는 최소치로 결정하며, 길이는 가급적 증가시키는 방향으로 결정한다. 그러나 상기에서 설명한 대로 BL 또는 BLB의 누설 전류의 일반적인 값은 수 PA 정도가 되므로 클램프 TR인 TR1으로서 BL 또는 BLB의 누설전류를 보상하면서 상기 전류 Ic의 값을 최소화시키기 위해서는 TR1의 턴-온 전류를 수 NA(Nano Ampere) 정도로 유지하였다.
그러나, 이러한 종래의 박막 트랜지스터로 이루어진 벌크(BULK) TR로서는 상기 클램프 트랜지스터인 TR1의 턴-온 전류를 수 NA 수준으로 맞추기 위해 TR1의 게이트 길이를 크게 하였다. 따라서, 종래에는 게이트 길이가 큰 것을 제조하여야 하므로 칩의 면적을 증대시키는 문제를 가지고 있었다. 역으로 다시 설명하면, 상기한 제1도의 구성에서 전류 Ic를 감소시킬 수 있음에도 불구하고 칩의 면적의 증가를 억제키 위해서는 Ic의 최소화에 제약을 받는 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리의 비트라인 로드회로를 제공함에 있다.
본 발명의 다른 목적은 누설전류 및 메모리 칩의 면적을 보다 최소화 할 수 있는 반도체 메모리의 비트라인 로드회로를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명에 따르면, 반도체 메모리 장치에 있어서; 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1, 2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제1신호선에 드레인이 연결되고 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제1박막 트랜지스터를 포함하는 제1부하부와; 상기 제2신호선에 드레인이 연결되고 상기 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제2박막 트랜지스터를 포함하는 제2부하부를 가짐을 특징으로 한다.
여기서, 변형으로서 상기 제1박막 트랜지스터는 제2신호선에 게이트가 연결되고 제1노드에 소오스가 연결되며 드레인이 상기 제1신호선에 연결될 수 있으며, 상기 제2박막 트랜지스터는 상기 제1신호선에 게이트가 연결되고 상기 제1노드에 소오스가 연결되며 드레인이 상기 제2신호선에 연결될 수도 있다. 또 다르게, 상기 제1, 2박막 트랜지스터 대신에 상기 제1신호선과 제1노드간 및 제2신호선과 상기 제1노드간에 폴리실리콘으로 제조된 저항을 사용하는 것도 가능하다.
상기한 본 발명의 비트라인 로드회로에 따르면, 칩의 면적을 줄일 수 있으면서도 누설전류를 최소화 할 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
우선, 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다할 것이다.
그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 한편 본 발명의 상세한 설명에서는 에스램 메모리의 구체적인 실시예에 관해 설명하겠으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 따라서, 설명 및 도시의 편의상 비트라인 부하내에 사용되는 클램프 트랜지스터를 개선한 것을 부각하기 위해 하나의 칼럼만을 도시하여 이를 설명하기로 한다.
제3, 4, 5도에는 이러한 본 발명의 회로가 다양한 실시예로서 개시된다.
먼저, 제3도에서 하나의 칼럼을 기준으로 한 메모리 장치의 구성은, 트랜지스터들 TR11, TR10을 포함하는 비트라인 부하와 메모리 셀, 그리고 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1, 2신호선 BL 및 BLB을 각기 가지는 비트라인 쌍으로 이루어져 있다. 여기서, 상기 메모리 셀의 부하회로는 박막 트랜지스터로 이루어진 트랜지스터 TR11를 포함하며, 또한, ROW 선택 신호인 W/L에 의해 BL과 BLB와의 데이터 교환이 이루어지게 된다.
제3도와 같은 구성에 따른 동작을 설명하면, 비트라인 로드의 트랜지스터 TR10는 특정기간 동안 턴-온되어 W/L이 선택되기전에 BL과 BLB의 전압레벨을 거의 VCC 레벨로 차아지시키는 역할을 하는데, 이는 전술한 제1도의 경우와 동일하다. 한편, 비트라인 로드의 트랜지스터 TR11는 항상 턴-온되어 BL 또는 BLB의 누설전류를 보상하는 기능을 한다. 여기서, 상기 트랜지스터 TR11의 기능은 종래의 제1도내의 트랜지스터 TR1과 동일하나, 그 구성은 다르게 되어 있다. 즉, 종래의 클램프 TR은 벌크(BULK) TR로 이루어졌으나 본 발명에서는 게이트가 접지전압에 연결된 박막 트랜지스터로서 이루어져 있다.
일반적으로, 박막 트랜지스터의 온 전류(ON CURRENT)[즉, GATE가 OV시 흐르는 전류]는 박막 트랜지스터의 폭과 길이가 최소 디자인-룰에 따른 것으로 가정한 경우에 수 마이크로암페어(μA)정도이다. 이를 종래와 비교할 경우에, 종래에는 BL 또는 BLB의 누설전류가 수 PA 정도이었으므로, 비트라인 로드의 클램프 TR을 박막 트랜지스터를 사용하더라도 BL 또는 BLB의 누설전류를 충분히 보상할 수 있음을 알 수 있다. 그러므로, 본 발명에서는 BL 또는 BLB의 전압레벨강하가 최대로 억제되면서도 칩의 사이즈를 줄일 수 있게 된다. 이는 W/L이 선택되어 있는 동안 DC로서 흐르는 셀 전류 Ic를 최소화 할 수 있다는 것을 뜻한다. 예를 들어, 하나의 W/L에 1000개의 메모리 셀이 연결되어 있을 경우, W/L이 선택되어 있는 동안의 총 DC 전류는 수 nA 정도인 것이다.
따라서, 본 발명에서와 같이 비트라인 로드의 클램프용 트랜지스터를 박막 트랜지스터로 구성할 경우 셀 전류 Ic와 칩의 면적을 최소화할 수 있는 이점이 있음을 알 수 있다.
제4도에는 상기 제3도를 변형한 다른 실시예의 회로가 도시된다. 여기서는 클램프 TR인 박막 트랜지스터인 TR12의 소오스가 제1노드 VCC에 연결되어 있고, 그의 게이트와 드레인이 각각 BLB와 BL에 연결되어 있으며, 또 다른 박막 트랜지스터 TR13의 소오스는 VCC에 연결되어 있다. 그리고 상기 박막 트랜지스터 TR13의 게이트와 드레인은 각각 BL와 BLB에 연결되어 있는 것을 알 수 있다. 이러한 구조는, 메모리 셀의 데이타가 제4도와 같이 저장되어 있고 W/L이 선택되어 있을시 BLB의 전압레벨은 셀 전류 IC로 인해 강하되어 박막 트랜지스터 TR13을 턴온시킴으로써 BL의 누설전류를 보상시킬 수 있도록 된다.
제5도에는 본 발명의 또 다른 실시예로서 비트라인 로드의 클램프 TR 대신에 저항 R1을 사용한 구조이다. 상기 저항을 불순물의 주입이 없는 폴리실리콘으로 제조하면, 그 저항값이 수 기가 옴(Giga ohm) 정도이므로 BL 또는 BLB의 누설전류를 충분히 보상할 수 있게 된다.
상기한 바와 같은 본 발명의 비트라인 로드회로에 따르면, 칩의 면적을 줄일 수 있으면서도 누설전류를 최소화 할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (5)
- 반도체 메모리 장치에 있어서; 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1, 2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제1신호선에 드레인이 연결되고 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제1박막 트랜지스터를 포함하는 제1부하부와; 상기 제2신호선에 드레인이 연결되고 상기 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제2박막 트랜지스터를 포함하는 제2부하부를 가짐을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1노드는 전원전압단임을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서; 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1, 2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제2신호선에 게이트가 연결되고 제1노드에 소오스가 연결되며 드레인이 상기 제1신호선에 연결된 제1박막 트랜지스터를 포함하는 제1부하부와; 상기 제1신호선에 게이트가 연결되고 상기 제1노드에 소오스가 연결되며 드레인이 상기 제2신호선에 연결된 제2박막 트랜지스터를 포함하는 제2부하부를 가짐을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 제1노드가 전원전압이 제공되는 노드임을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서; 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1, 2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제1신호선과 제1노드간에 연결되며, 폴리실리콘으로 제조된 저항으로 이루어진 제1부하부와; 상기 제2신호선과 상기 제1노드간에 연결되며, 폴리실리콘으로 제조된 저항으로 이루어진 제2부하부를 가짐을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950028398A KR0182960B1 (ko) | 1995-08-31 | 1995-08-31 | 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950028398A KR0182960B1 (ko) | 1995-08-31 | 1995-08-31 | 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970012762A KR970012762A (ko) | 1997-03-29 |
| KR0182960B1 true KR0182960B1 (ko) | 1999-04-15 |
Family
ID=19425740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950028398A KR0182960B1 (ko) | 1995-08-31 | 1995-08-31 | 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0182960B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479670B1 (ko) * | 1999-03-03 | 2005-03-30 | 인텔 코오퍼레이션 | 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀 |
-
1995
- 1995-08-31 KR KR1019950028398A patent/KR0182960B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479670B1 (ko) * | 1999-03-03 | 2005-03-30 | 인텔 코오퍼레이션 | 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970012762A (ko) | 1997-03-29 |
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