KR970012762A - 반도체 메모리의 칩 면적을 줄일 수 있는 비트라인 로드회로 - Google Patents

반도체 메모리의 칩 면적을 줄일 수 있는 비트라인 로드회로 Download PDF

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KR970012762A
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한상집
곽충근
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김광호
삼성전자 주식회사
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리의 부하회로.
2. 발명의 해결하려고 하는 기술적 과제
비트라인 로드회로의 구성을 칩의 면적을 줄일 수 있으면서도 누설전류를 최소화 할 수 있도록 한다.
3. 발명의 해결방법의 요지
개선된 반도체 메모리 장치는 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1,2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제1신호선에 드레인이 연결되고 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제1박막 트랜지스터를 포함하는 제1부하수단과; 상기 제2신호선에 드레인이 연결되고 상기 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제2박막 트랜지스터를 포함하는 제2부하수단을 가짐을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리의 비트라인 부하회로에 적합하게 사용된다.

Description

반도체 메모리의 칩 면적을 줄일 수 있는 비트라인 로드회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 비트라인 로드회로도,
제4도는 본 발명의 일실시예에 따른 비트라인 로드회로도,
제5도는 본 발명의 또 다른 실시예에 따른 비트라인 로드회로도.

Claims (6)

  1. 반도체 메모리 장치에 있어서; 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1,2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제1신호선에 드레인이 연결되고 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제1박막 트랜지스터를 포함하는 제1부하수단과; 상기 제2신호선에 드레인이 연결되고 상기 제1노드에 소오스가 연결되며 게이트가 접지에 연결된 제2박막 트랜지스터를 포함하는 제2부하수단을 가짐을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1노드를 전원전압단임을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서; 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀의 데이타를 전송하기 위해 제1,2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제2신호선에 게이트가 연결되고 제1노드에 소오스가 연결되며 드레인이 상기 제1신호선에 연결된 제1박막 트랜지스터를 포함하는 제1부하수단과; 상기 제1신호선에 게이트가 연결되고 상기 제1노드에 소오스가 연결되며 드레인이 상기 제2신호선에 연결된 제2박막 트랜지스터를 포함하는 제2부하수단을 가짐을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1노드가 전원전압이 제공되는 노드임을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서; 행 및 열방향의 매트릭스 형태로 배열된 다수개의 메모리 셀을 가지는 메모리 셀 어레이와; 특정한 행 선택신호에 의해서 선택된 메모리 셀 데이타를 전송하기 위해 제1,2신호선을 각기 가지는 다수의 비트라인 쌍과; 상기 제1신호선과 제1노드간에 연결된 제1부하수단과; 상기 제2신호선과 상기 제1노드간에 연결된 제2부하수단을 가짐을 특징으로하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1,2부하수단은 폴리실리콘으로 제조된 저항임을 특징으로 하는 반도체 메모리 장치.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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