JPH05144264A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05144264A JPH05144264A JP3300536A JP30053691A JPH05144264A JP H05144264 A JPH05144264 A JP H05144264A JP 3300536 A JP3300536 A JP 3300536A JP 30053691 A JP30053691 A JP 30053691A JP H05144264 A JPH05144264 A JP H05144264A
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- bit line
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Abstract
(57)【要約】
【目的】 高抵抗負荷型メモリセルの消費電力を低減す
る。 【構成】 メモリセル１０に接続される一対のビット線
１２，１３のプルアップ電源側にＰチャンネル型ＭＯＳ
トランジスタ２２，２３を接続し、さらにＮチャンネル
型ＭＯＳトランジスタ２４を介してプルアップ電源に接
続する。ＭＯＳトランジスタ２２，２３のゲートは、相
対するビット線１３，１２に接続され、Ｌ側のビット線
１２（または１３）に接続されるＭＯＳトランジスタ２
２（または２３）がオフする。プルアップ電源側のＭＯ
Ｓトランジスタ２４は、プリチャージ動作が完了後にオ
ンする。これにより、書込みまたは読出し動作の際にＬ
側のビット線１２（または１３）からメモリセルに流れ
る電流が低減される。
る。 【構成】 メモリセル１０に接続される一対のビット線
１２，１３のプルアップ電源側にＰチャンネル型ＭＯＳ
トランジスタ２２，２３を接続し、さらにＮチャンネル
型ＭＯＳトランジスタ２４を介してプルアップ電源に接
続する。ＭＯＳトランジスタ２２，２３のゲートは、相
対するビット線１３，１２に接続され、Ｌ側のビット線
１２（または１３）に接続されるＭＯＳトランジスタ２
２（または２３）がオフする。プルアップ電源側のＭＯ
Ｓトランジスタ２４は、プリチャージ動作が完了後にオ
ンする。これにより、書込みまたは読出し動作の際にＬ
側のビット線１２（または１３）からメモリセルに流れ
る電流が低減される。
Description
【０００１】
【産業上の利用分野】本発明は、データの記憶に用いら
れる半導体記憶装置、特にメモリセルに接続される信号
線に対する電力供給の構成に関する。
れる半導体記憶装置、特にメモリセルに接続される信号
線に対する電力供給の構成に関する。
【０００２】
【従来の技術】従来より、データの記憶媒体として、ス
タティック型ＲＡＭ（以下、ＳＲＡＭと言う）が利用さ
れている。図３は、このＳＲＡＭの概略を示す回路図で
ある。この図においては、図面簡略化のために４行２列
のメモリセルを例示してある。行列配置される複数のメ
モリセル１０は、行方向に配置されるワード線１１に接
続され、さらに列方向に配置される一対のビット線１
２，１３に接続される。ワード線１１には、アドレスデ
ータをデコードするデコーダからの選択信号Ｙ1〜Ｙ4が
与えられ、この選択信号Ｙ1〜Ｙ4に従ってワード線１１
が択一的に指定される。指定されたワード線１１には、
所定の高レベルの電位（Ｈ）が与えられ、そのワード線
１１に接続されたメモリセル１０がそれぞれビット線１
２，１３に接続される。
タティック型ＲＡＭ（以下、ＳＲＡＭと言う）が利用さ
れている。図３は、このＳＲＡＭの概略を示す回路図で
ある。この図においては、図面簡略化のために４行２列
のメモリセルを例示してある。行列配置される複数のメ
モリセル１０は、行方向に配置されるワード線１１に接
続され、さらに列方向に配置される一対のビット線１
２，１３に接続される。ワード線１１には、アドレスデ
ータをデコードするデコーダからの選択信号Ｙ1〜Ｙ4が
与えられ、この選択信号Ｙ1〜Ｙ4に従ってワード線１１
が択一的に指定される。指定されたワード線１１には、
所定の高レベルの電位（Ｈ）が与えられ、そのワード線
１１に接続されたメモリセル１０がそれぞれビット線１
２，１３に接続される。
【０００３】一方、ビット線１２，１３は、ＭＯＳトラ
ンジスタ１４，１５を介してデータ線１６，１７に接続
されると共に、ＭＯＳトランジスタ１８，１９を介して
電源に接続されている。このため、特定のＭＯＳトラン
ジスタ１４，１５がオンしたときにビット線１２，１３
が選択的にデータ線１６，１７に接続される。ＭＯＳト
ランジスタ１４，１５のゲートには、アドレスデータを
デコードするデコーダからの選択信号Ｘ1〜Ｘ4が与えら
れ、この選択信号Ｘ1，Ｘ2に従って択一的にＭＯＳトラ
ンジスタ１４，１５がオンされる。データ線１６，１７
は、メモリセル１０のデータを判定するセンスアンプあ
るいはメモリセル１０にデータを書込むライトドライバ
に接続され、ＭＯＳトランジスタ１４，１５がオンして
データ線１６，１７にビット線１２，１３が接続される
と、特定のメモリセル１０がセンスアンプまたはライト
ドライバに接続される。従って、選択信号Ｙ1〜Ｙ4及び
選択信号Ｘ1，Ｘ2によって指定された１つのメモリセル
１０がデータ線１５，１６に接続され、そのメモリセル
１０に対する読出しまたは書込みが行われる。
ンジスタ１４，１５を介してデータ線１６，１７に接続
されると共に、ＭＯＳトランジスタ１８，１９を介して
電源に接続されている。このため、特定のＭＯＳトラン
ジスタ１４，１５がオンしたときにビット線１２，１３
が選択的にデータ線１６，１７に接続される。ＭＯＳト
ランジスタ１４，１５のゲートには、アドレスデータを
デコードするデコーダからの選択信号Ｘ1〜Ｘ4が与えら
れ、この選択信号Ｘ1，Ｘ2に従って択一的にＭＯＳトラ
ンジスタ１４，１５がオンされる。データ線１６，１７
は、メモリセル１０のデータを判定するセンスアンプあ
るいはメモリセル１０にデータを書込むライトドライバ
に接続され、ＭＯＳトランジスタ１４，１５がオンして
データ線１６，１７にビット線１２，１３が接続される
と、特定のメモリセル１０がセンスアンプまたはライト
ドライバに接続される。従って、選択信号Ｙ1〜Ｙ4及び
選択信号Ｘ1，Ｘ2によって指定された１つのメモリセル
１０がデータ線１５，１６に接続され、そのメモリセル
１０に対する読出しまたは書込みが行われる。
【０００４】また、ＭＯＳトランジスタ１８，１９のゲ
ートには、ビット線１２，１３を初期設定するために、
プリチャージクロックφPが与えられ、ビット線１２，
１３の活性期間以外には一対のビット線１２，１３に電
源電位が印加されて両ビット線１２，１３を高レベル
（Ｈ）状態として初期化する。また、このＳＲＡＭを構
成する各メモリセルとしては、高抵抗負荷型のものがあ
り、この高抵抗負荷型のメモリセル１０の構成につい
て、図４に基づいて説明する。
ートには、ビット線１２，１３を初期設定するために、
プリチャージクロックφPが与えられ、ビット線１２，
１３の活性期間以外には一対のビット線１２，１３に電
源電位が印加されて両ビット線１２，１３を高レベル
（Ｈ）状態として初期化する。また、このＳＲＡＭを構
成する各メモリセルとしては、高抵抗負荷型のものがあ
り、この高抵抗負荷型のメモリセル１０の構成につい
て、図４に基づいて説明する。
【０００５】各メモリセル１０は、それぞれ４つのＭＯ
Ｓトランジスタ１，２，３，４及び２つの抵抗５，６か
らなり、ＭＯＳトランジスタ１，２のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗５，
６を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。さらに、Ｍ
ＯＳトランジスタ１，２のドレインがＭＯＳトランジス
タ３，４を介してビット線１２，１３に接続され、ワー
ド線１１にＭＯＳトランジスタ３，４のゲートが接続さ
れる。
Ｓトランジスタ１，２，３，４及び２つの抵抗５，６か
らなり、ＭＯＳトランジスタ１，２のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗５，
６を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。さらに、Ｍ
ＯＳトランジスタ１，２のドレインがＭＯＳトランジス
タ３，４を介してビット線１２，１３に接続され、ワー
ド線１１にＭＯＳトランジスタ３，４のゲートが接続さ
れる。
【０００６】従って、選択信号Ｘ1，Ｘ2，Ｙ1〜Ｙ4を合
成するアドレスデータに対応して特定のメモリセル１０
が指定されると、例えば、そのメモリセル１０がビット
線１２，１３及びデータ線１６，１７を介してセンスア
ンプに接続され、記憶されたデータがセンスアンプを通
じて読み出されることになる。そして、このような高抵
抗負荷型のメモリセル１０においては、ＭＯＳトランジ
スタ１または２のいずれかがオン状態となるため、この
ときの電力消費の低減のため、抵抗５，６の抵抗値をか
なり大きなものとする。そこで、このメモリセル１０か
らの電流供給能力はかなり小さなものとなる。一方、上
述のようにワード線Ｗはメモリセル１０の行に対して設
けられており、１つのワード線がＨとなった場合には、
それに対応するメモリセル１０のＭＯＳトランジスタ
３，４が全てオンする。
成するアドレスデータに対応して特定のメモリセル１０
が指定されると、例えば、そのメモリセル１０がビット
線１２，１３及びデータ線１６，１７を介してセンスア
ンプに接続され、記憶されたデータがセンスアンプを通
じて読み出されることになる。そして、このような高抵
抗負荷型のメモリセル１０においては、ＭＯＳトランジ
スタ１または２のいずれかがオン状態となるため、この
ときの電力消費の低減のため、抵抗５，６の抵抗値をか
なり大きなものとする。そこで、このメモリセル１０か
らの電流供給能力はかなり小さなものとなる。一方、上
述のようにワード線Ｗはメモリセル１０の行に対して設
けられており、１つのワード線がＨとなった場合には、
それに対応するメモリセル１０のＭＯＳトランジスタ
３，４が全てオンする。
【０００７】書込み時には選択列のビット線１２，１３
は、データ線１５，１６を介して書込み回路に接続され
るため何ら問題はないが、非選択列のビット線１２，１
３に接続されたメモリセル１０においては、記憶状態が
破壊される可能性がある。すなわち、ビット線１２，１
３はかなり長いため、ここにおいて若干のリーク電流が
必然的に生じる。そして、メモリセル１０における電流
供給能力は非常に小さいため、この電流供給能力が上述
のリーク電流量より小さい場合には、Ｈレベルにあるべ
きメモリセル１０の信号出力端の電位が徐々に低下し、
記憶状態が破壊される場合がある。
は、データ線１５，１６を介して書込み回路に接続され
るため何ら問題はないが、非選択列のビット線１２，１
３に接続されたメモリセル１０においては、記憶状態が
破壊される可能性がある。すなわち、ビット線１２，１
３はかなり長いため、ここにおいて若干のリーク電流が
必然的に生じる。そして、メモリセル１０における電流
供給能力は非常に小さいため、この電流供給能力が上述
のリーク電流量より小さい場合には、Ｈレベルにあるべ
きメモリセル１０の信号出力端の電位が徐々に低下し、
記憶状態が破壊される場合がある。
【０００８】そこで、従来より、図３に示すようにプリ
チャージ時以外は常時オンとなっている電流供給能力の
非常に小さなプルアップトランジスタ２０，２１を介し
電源を接続している。このため、ワード線１１がＨ状態
でビット線１２，１３に接続されているメモリセル１０
におけるビット線１２，１３へのリーク電流は、プルア
ップトランジスタ２０，２１からの電流によって補償さ
れる。そこで、メモリセル１０の記憶内容が破壊される
のを防止することができる。
チャージ時以外は常時オンとなっている電流供給能力の
非常に小さなプルアップトランジスタ２０，２１を介し
電源を接続している。このため、ワード線１１がＨ状態
でビット線１２，１３に接続されているメモリセル１０
におけるビット線１２，１３へのリーク電流は、プルア
ップトランジスタ２０，２１からの電流によって補償さ
れる。そこで、メモリセル１０の記憶内容が破壊される
のを防止することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うなプルアップトランジスタ２０，２１を設け常時ビッ
ト線１２，１３に電流を供給すると、ワード線１１のＨ
によってビット線１２，１３に接続されたメモリセル１
０のトランジスタ４（３）、トランジスタ２（１）を介
し、Ｌレベルのビット線１３（１２）に電流が流れる。
プルアップトランジスタ２０，２１の電流供給能力は小
さいが、メモリセル１０の列数が多くなればなるほど、
電流量の総和は大きくなる。そして、この電流は動作時
の不要な電流であり、これを低減したいという課題があ
る。
うなプルアップトランジスタ２０，２１を設け常時ビッ
ト線１２，１３に電流を供給すると、ワード線１１のＨ
によってビット線１２，１３に接続されたメモリセル１
０のトランジスタ４（３）、トランジスタ２（１）を介
し、Ｌレベルのビット線１３（１２）に電流が流れる。
プルアップトランジスタ２０，２１の電流供給能力は小
さいが、メモリセル１０の列数が多くなればなるほど、
電流量の総和は大きくなる。そして、この電流は動作時
の不要な電流であり、これを低減したいという課題があ
る。
【００１０】本発明に係る半導体メモリ装置は、上記課
題に鑑みなされたものであり、非選択状態にあるメモリ
セルを介しての電流の消費を防止できる半導体メモリ装
置を提供することを目的とする。
題に鑑みなされたものであり、非選択状態にあるメモリ
セルを介しての電流の消費を防止できる半導体メモリ装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、相補的関係にある一対の出力端をそれぞれ有し、行
列配置される複数のメモリセルと、このメモリセルの行
に対応付けられ、アドレスデータに従うメモリセルの行
を選択するワード線と、上記メモリセルの列にそれぞれ
一対ずつ対応付けられ、上記メモリセルの一対の出力端
にそれぞれ接続されるビット線と、リーク電流によるビ
ット線の電位の低下を補うように上記ビット線に接続さ
れるプルアップ電源と、このプルアップ電源と上記ビッ
ト線との間に設けられ、相対するビット線の電位を受け
てオンする第１のスイッチトランジスタと、この第１の
スイッチトランジスタと上記プルアップ電源の間に設け
られ、上記ビット線の初期設定の後にオンする第２のス
イッチトランジスタと、を備えたことにある。
解決するためになされたもので、その特徴とするところ
は、相補的関係にある一対の出力端をそれぞれ有し、行
列配置される複数のメモリセルと、このメモリセルの行
に対応付けられ、アドレスデータに従うメモリセルの行
を選択するワード線と、上記メモリセルの列にそれぞれ
一対ずつ対応付けられ、上記メモリセルの一対の出力端
にそれぞれ接続されるビット線と、リーク電流によるビ
ット線の電位の低下を補うように上記ビット線に接続さ
れるプルアップ電源と、このプルアップ電源と上記ビッ
ト線との間に設けられ、相対するビット線の電位を受け
てオンする第１のスイッチトランジスタと、この第１の
スイッチトランジスタと上記プルアップ電源の間に設け
られ、上記ビット線の初期設定の後にオンする第２のス
イッチトランジスタと、を備えたことにある。
【００１２】
【作用】本発明によれば、メモリセルの読出し時あるい
は書込み時において、一対のビット線の電位が相補的な
関係（一方がＨのとき他方がＬ）となることから、Ｌ側
のビット線に設けられる第１のスイッチトランジスタが
オフしてビット線からメモリセルに流れる電流が遮断さ
れる。
は書込み時において、一対のビット線の電位が相補的な
関係（一方がＨのとき他方がＬ）となることから、Ｌ側
のビット線に設けられる第１のスイッチトランジスタが
オフしてビット線からメモリセルに流れる電流が遮断さ
れる。
【００１３】また、初期設定の際には、第２のスイッチ
トランジスタがオフして第１のスイッチに電力が供給さ
れなくなり、第１のスイッチトランジスタの動作の影響
が相対するビット線に及びにくくなるため、一対のビッ
ト線の間に生じる電位差が抑圧されて一対のビット線が
略同一の電位となる。
トランジスタがオフして第１のスイッチに電力が供給さ
れなくなり、第１のスイッチトランジスタの動作の影響
が相対するビット線に及びにくくなるため、一対のビッ
ト線の間に生じる電位差が抑圧されて一対のビット線が
略同一の電位となる。
【００１４】
【実施例】図１は、本発明の半導体メモリ装置の概略を
示す回路図で、図２はその動作を説明するタイミング図
である。この図において、メモリセル１０、ワード線１
１及びビット線１２，１３は、図３と同一のもので、同
一部分には同一符号が付してある。
示す回路図で、図２はその動作を説明するタイミング図
である。この図において、メモリセル１０、ワード線１
１及びビット線１２，１３は、図３と同一のもので、同
一部分には同一符号が付してある。
【００１５】本発明の特徴とするところは、電源とビッ
ト線１２，１３との間に、プリチャージ用のＭＯＳトラ
ンジスタ１８，１９に加えて、Ｐチャンネル型のＭＯＳ
トランジスタ２２，２３及びＮチャンネル型のＭＯＳト
ランジスタ２４を直列接続した状態で配置したことにあ
る。ＭＯＳトランジスタ２２のゲートにはビット線１３
が接続され、ＭＯＳトランジスタ２３のゲートにはビッ
ト線１２が接続されており、ビット線１２がＨであれば
ＭＯＳトランジスタ２３がオフし、ビット線１３がＨで
あればＭＯＳトランジスタ２２がオフするように構成さ
れる。そして、各ＭＯＳトランジスタ２４のゲートに
は、プリチャージクロックφPに同期した制御クロック
φRを供給し、プリチャージ期間にＭＯＳトランジスタ
２４をオフしてＭＯＳトランジスタ２２，２３への電力
供給を遮断する。
ト線１２，１３との間に、プリチャージ用のＭＯＳトラ
ンジスタ１８，１９に加えて、Ｐチャンネル型のＭＯＳ
トランジスタ２２，２３及びＮチャンネル型のＭＯＳト
ランジスタ２４を直列接続した状態で配置したことにあ
る。ＭＯＳトランジスタ２２のゲートにはビット線１３
が接続され、ＭＯＳトランジスタ２３のゲートにはビッ
ト線１２が接続されており、ビット線１２がＨであれば
ＭＯＳトランジスタ２３がオフし、ビット線１３がＨで
あればＭＯＳトランジスタ２２がオフするように構成さ
れる。そして、各ＭＯＳトランジスタ２４のゲートに
は、プリチャージクロックφPに同期した制御クロック
φRを供給し、プリチャージ期間にＭＯＳトランジスタ
２４をオフしてＭＯＳトランジスタ２２，２３への電力
供給を遮断する。
【００１６】制御クロックφRは、図２に示すとおりプ
リチャージクロックφPに対して一定期間遅れた位相を
有しており、プリチャージ期間が完了した後にＭＯＳト
ランジスタ２４がオンするように設定される。これによ
り、プリチャージ期間には、ＭＯＳトランジスタ１８，
１９のみからビット線１２，１３に電力が供給され、Ｍ
ＯＳトランジスタ２２，２３の動作がビット線の電位に
影響を与えることがなくなる。そして、プリチャージ期
間が完了した後、読出しまたは書込みの際においては、
メモリセル１０の記憶内容に応じてビット線１２，１３
の一方がＨ、他方がＬとなるため、Ｌ側のビット線１２
（１３）に接続されるＭＯＳトランジスタ２２（２３）
が必ずオフすることになる。従って、電源側からＬ側の
ビット線１２（１３）を介してメモリセル１０に流れ込
む電流を遮断することができる。
リチャージクロックφPに対して一定期間遅れた位相を
有しており、プリチャージ期間が完了した後にＭＯＳト
ランジスタ２４がオンするように設定される。これによ
り、プリチャージ期間には、ＭＯＳトランジスタ１８，
１９のみからビット線１２，１３に電力が供給され、Ｍ
ＯＳトランジスタ２２，２３の動作がビット線の電位に
影響を与えることがなくなる。そして、プリチャージ期
間が完了した後、読出しまたは書込みの際においては、
メモリセル１０の記憶内容に応じてビット線１２，１３
の一方がＨ、他方がＬとなるため、Ｌ側のビット線１２
（１３）に接続されるＭＯＳトランジスタ２２（２３）
が必ずオフすることになる。従って、電源側からＬ側の
ビット線１２（１３）を介してメモリセル１０に流れ込
む電流を遮断することができる。
【００１７】例えば、書込み動作の場合、まずプリチャ
ージクロックφPがＨとなり、ＭＯＳトランジスタ１
８，１９がオンしてビット線１２，１３の電位ＶBが図
２に示すように共にＨとなる。通常、ビット線１２，１
３の電位は、一方がＨの場合、他方はＬであるため、Ｍ
ＯＳトランジスタ１８，１９がオンするとＬ側のビット
線１２（１３）の電位（図中ａ）がＨ側のビット線１３
（１２）の電位（図中ｂ）に近づく。このとき、ＭＯＳ
トランジスタ２４がオフ状態にあることから、ＭＯＳト
ランジスタ２２，２３がオンしているか否かは、ビット
線１２，１３の電位に影響しない。仮に、ＭＯＳトラン
ジスタ２４がオン状態にあると、Ｈ側のビット線１２
（１３）の電位が、Ｌ側のビット線１３（１２）の影響
を受けて波線で示すようにさらに上昇することになる。
ージクロックφPがＨとなり、ＭＯＳトランジスタ１
８，１９がオンしてビット線１２，１３の電位ＶBが図
２に示すように共にＨとなる。通常、ビット線１２，１
３の電位は、一方がＨの場合、他方はＬであるため、Ｍ
ＯＳトランジスタ１８，１９がオンするとＬ側のビット
線１２（１３）の電位（図中ａ）がＨ側のビット線１３
（１２）の電位（図中ｂ）に近づく。このとき、ＭＯＳ
トランジスタ２４がオフ状態にあることから、ＭＯＳト
ランジスタ２２，２３がオンしているか否かは、ビット
線１２，１３の電位に影響しない。仮に、ＭＯＳトラン
ジスタ２４がオン状態にあると、Ｈ側のビット線１２
（１３）の電位が、Ｌ側のビット線１３（１２）の影響
を受けて波線で示すようにさらに上昇することになる。
【００１８】それぞれのビット線１２，１３の電位がＨ
に固定されると、ＭＯＳトランジスタ２２，２３は共に
オフ状態となる。そこで、プリチャージクロックφPが
ＬとなってＭＯＳトランジスタ１８，１９がオフした
後、アドレスに応じた選択信号Ｘ1，Ｘ2，Ｙ1〜Ｙ4がそ
れぞれ択一的にＨとなり、選択された列のトランジスタ
１４，１５がオンとなりデータ線１６，１７に接続され
ると共に、選択された行のワード線１１がＨとなり、そ
の行のメモリセル１０が対応するビット線１２，１３に
接続されることとなる。
に固定されると、ＭＯＳトランジスタ２２，２３は共に
オフ状態となる。そこで、プリチャージクロックφPが
ＬとなってＭＯＳトランジスタ１８，１９がオフした
後、アドレスに応じた選択信号Ｘ1，Ｘ2，Ｙ1〜Ｙ4がそ
れぞれ択一的にＨとなり、選択された列のトランジスタ
１４，１５がオンとなりデータ線１６，１７に接続され
ると共に、選択された行のワード線１１がＨとなり、そ
の行のメモリセル１０が対応するビット線１２，１３に
接続されることとなる。
【００１９】この状態で選択されたメモリセル１０に対
しては、書込みモードであれば、データ線１６，１７よ
り電流供給が行われ、そのメモリセル１０に書込みが行
われ、書込み内容によりビット線１２，１３がそれぞれ
Ｈ（またはＬ）、Ｌ（またはＨ）となる。一方、非選択
列においては、メモリセル１０の記憶内容に応じてビッ
ト線１２，１３がＨ（またはＬ）、Ｌ（またはＨ）とな
る。このように、各ビット線１２，１３の電位が確定さ
れると、制御クロックφRがＨとなってＭＯＳトランジ
スタ２４がオンし、各ＭＯＳトランジスタ２２，２３へ
の電力供給が可能になる。
しては、書込みモードであれば、データ線１６，１７よ
り電流供給が行われ、そのメモリセル１０に書込みが行
われ、書込み内容によりビット線１２，１３がそれぞれ
Ｈ（またはＬ）、Ｌ（またはＨ）となる。一方、非選択
列においては、メモリセル１０の記憶内容に応じてビッ
ト線１２，１３がＨ（またはＬ）、Ｌ（またはＨ）とな
る。このように、各ビット線１２，１３の電位が確定さ
れると、制御クロックφRがＨとなってＭＯＳトランジ
スタ２４がオンし、各ＭＯＳトランジスタ２２，２３へ
の電力供給が可能になる。
【００２０】そして、その状態において、各ビット線１
２，１３のＨ（またはＬ）の状態は、それぞれ対応する
ＭＯＳトランジスタ２３，２４のゲートに供給されるた
め、Ｌ状態にあるビット線１２（または１３）に接続さ
れるＭＯＳトランジスタ２３（または２４）がオフされ
る。このため、Ｌ状態にあるビット線１２，１３に接続
されているメモリセル１０を介し、電源からのプルアッ
プ用の電流が接地側に流れるのを防止することができ
る。一方、Ｈ状態にあるビット線１２（または１３）に
接続されるＭＯＳトランジスタ２３（または２４）は、
オンされる。このため、Ｈ状態にあるビット線１２，１
３に電流が供給され、ここからのリーク電流分を補償す
ることができる。
２，１３のＨ（またはＬ）の状態は、それぞれ対応する
ＭＯＳトランジスタ２３，２４のゲートに供給されるた
め、Ｌ状態にあるビット線１２（または１３）に接続さ
れるＭＯＳトランジスタ２３（または２４）がオフされ
る。このため、Ｌ状態にあるビット線１２，１３に接続
されているメモリセル１０を介し、電源からのプルアッ
プ用の電流が接地側に流れるのを防止することができ
る。一方、Ｈ状態にあるビット線１２（または１３）に
接続されるＭＯＳトランジスタ２３（または２４）は、
オンされる。このため、Ｈ状態にあるビット線１２，１
３に電流が供給され、ここからのリーク電流分を補償す
ることができる。
【００２１】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置によれば、プルアップ電源とビット線との
間に一対のビット線の他方の状態に応じてオンオフする
スイッチを設けたため、非選択メモリセルにおけるＬ状
態にあるビット線からの電流流出を防止することがで
き、消費電力を低減することができる。
体メモリ装置によれば、プルアップ電源とビット線との
間に一対のビット線の他方の状態に応じてオンオフする
スイッチを設けたため、非選択メモリセルにおけるＬ状
態にあるビット線からの電流流出を防止することがで
き、消費電力を低減することができる。
【００２２】また、プリチャージ期間中にプルアップ電
源からビット線への電力供給を遮断することにより、こ
の間に設けられたスイッチが動作してもプリチャージ動
作に影響が及びにくくなり、安定したプリチャージ動作
を実行できる。
源からビット線への電力供給を遮断することにより、こ
の間に設けられたスイッチが動作してもプリチャージ動
作に影響が及びにくくなり、安定したプリチャージ動作
を実行できる。
【図１】本発明の半導体メモリ装置の構成を示す回路図
である。
である。
【図２】回路動作を説明するタイミング図である。
【図３】従来の半導体メモリ装置の構成を示す回路図で
ある。
ある。
【図４】スタティック型のメモリセルの構成を示す回路
図である。
図である。
１０ メモリセル １１ ワード線 １２，１３ ビット線 １６，１７ データ線 １４，１５，１８，１９，２２，２３，２４ ＭＯＳ
トランジスタ
トランジスタ
Claims (2)
- 【請求項１】 相補的関係にある一対の出力端をそれぞ
れ有し、行列配置される複数のメモリセルと、このメモ
リセルの行に対応付けられ、アドレスデータに従うメモ
リセルの行を選択するワード線と、上記メモリセルの列
にそれぞれ一対ずつ対応付けられ、上記メモリセルの一
対の出力端にそれぞれ接続されるビット線と、リーク電
流によるビット線の電位の低下を補うように上記ビット
線に接続されるプルアップ電源と、このプルアップ電源
と上記ビット線との間に設けられ、相対するビット線の
電位を受けてオンする第１のスイッチトランジスタと、
この第１のスイッチトランジスタと上記プルアップ電源
の間に設けられ、上記ビット線の初期設定の後にオンす
る第２のスイッチトランジスタと、を備えたことを特徴
とする半導体メモリ装置。 - 【請求項２】 上記第１のスイッチトランジスタと並列
に上記一対のビット線に接続され、初期設定時にオンし
て上記一対のビット線に所定の電位を与えるプリチャー
ジトランジスタを備えたことを特徴とする請求項１記載
の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300536A JPH05144264A (ja) | 1991-11-15 | 1991-11-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300536A JPH05144264A (ja) | 1991-11-15 | 1991-11-15 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144264A true JPH05144264A (ja) | 1993-06-11 |
Family
ID=17886009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3300536A Pending JPH05144264A (ja) | 1991-11-15 | 1991-11-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144264A (ja) |
-
1991
- 1991-11-15 JP JP3300536A patent/JPH05144264A/ja active Pending
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