JPH06224734A - 入力回路 - Google Patents
入力回路Info
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- JPH06224734A JPH06224734A JP5298791A JP29879193A JPH06224734A JP H06224734 A JPH06224734 A JP H06224734A JP 5298791 A JP5298791 A JP 5298791A JP 29879193 A JP29879193 A JP 29879193A JP H06224734 A JPH06224734 A JP H06224734A
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Abstract
(57)【要約】
【目的】インバータで構成されるＣＭＯＳ型集積回路の
論理入力回路を、異なる電源電圧系で動作させるとき、
その入力しきい値が一方の電源系では、ずれてしまうの
を防ぐ。 【構成】インバータを構成する一方のＭＯＳ型電界効果
トランジスタＱ１に並列に同極性のＭＯＳ型電界効果ト
ランジスタＱ３，Ｑ４を追加し、かかるトランジスタを
電源電圧に応じた信号でスイッチングする。
論理入力回路を、異なる電源電圧系で動作させるとき、
その入力しきい値が一方の電源系では、ずれてしまうの
を防ぐ。 【構成】インバータを構成する一方のＭＯＳ型電界効果
トランジスタＱ１に並列に同極性のＭＯＳ型電界効果ト
ランジスタＱ３，Ｑ４を追加し、かかるトランジスタを
電源電圧に応じた信号でスイッチングする。
Description
【０００１】
【産業上の利用分野】本発明は論理入力回路に関し、Ｔ
ＴＬ（トランジスタ・トランジスタ・ロジック）レベル
の入力信号をＣＭＯＳインバータで受ける論理入力回路
に関する。
ＴＬ（トランジスタ・トランジスタ・ロジック）レベル
の入力信号をＣＭＯＳインバータで受ける論理入力回路
に関する。
【０００２】
【従来の技術】ＣＭＯＳ型論理入力回路は、通常図６で
示されるインバータで構成される。すなわち、Ｐチャネ
ルＭＯＳ型電界効果トランジスタＱ１とＮチャネルＭＯ
Ｓ型電界効果トランジスタＱ２との直列体を電源ＶＤＤ
端子３と接地ＧＮＤ端子４間に設け、この直列体の共通
接続点を出力端子２となしている。トランジスタＱ１、
Ｑ２のゲートは入力端子１に共通接続される。
示されるインバータで構成される。すなわち、Ｐチャネ
ルＭＯＳ型電界効果トランジスタＱ１とＮチャネルＭＯ
Ｓ型電界効果トランジスタＱ２との直列体を電源ＶＤＤ
端子３と接地ＧＮＤ端子４間に設け、この直列体の共通
接続点を出力端子２となしている。トランジスタＱ１、
Ｑ２のゲートは入力端子１に共通接続される。
【０００３】入力端子１にこのインバ−タの論理しきい
値電圧と同一のレベルを有する入力信号電圧ＶＩＮＶが
入力された場合、ＭＯＳ型電界効果トランジスタＱ１も
ＭＯＳ型電界効果トランジスタＱ２も五極管領域にあ
り、両者のドレイン電流が等しくなっている。即ち、次
の（１）の式が成り立つ。
値電圧と同一のレベルを有する入力信号電圧ＶＩＮＶが
入力された場合、ＭＯＳ型電界効果トランジスタＱ１も
ＭＯＳ型電界効果トランジスタＱ２も五極管領域にあ
り、両者のドレイン電流が等しくなっている。即ち、次
の（１）の式が成り立つ。
【０００４】
【０００５】これを解いて、次の（２）式が得られる。
【０００６】
【０００７】ここで、ＶＤＤは電源電圧，ＶＴＰはＭＯ
Ｓ型電界効果トランジスタＱ１のしきい値，ＶＴＮはＭ
ＯＳ型電界効果トランジスタＱ２のしきい値，βＰはＭ
ＯＳ型電界効果トランジスタＱ１のβ（電流増幅率），
βＮはＭＯＳ型電界効果トランジスタＱ２のβ（電流増
幅率）。
Ｓ型電界効果トランジスタＱ１のしきい値，ＶＴＮはＭ
ＯＳ型電界効果トランジスタＱ２のしきい値，βＰはＭ
ＯＳ型電界効果トランジスタＱ１のβ（電流増幅率），
βＮはＭＯＳ型電界効果トランジスタＱ２のβ（電流増
幅率）。
【０００８】かかるインバータにＴＴＬレベルの入力信
号を印加することを考えると、インバータの論理しきい
値ＶＩＮＶはＴＴＬ０．８Ｖ〜２．０Ｖの間（標準値は
１．４Ｖ）に設定する必要がある。ここで、電源電圧Ｖ
ＤＤを５Ｖ、ＶＴＮ＝１ＶＴＰ１＝０．７Ｖ、ＶＩＮＶ
＝１．４Ｖとすると、これらを（２）式に代入すること
により、次の（３）式を得る。
号を印加することを考えると、インバータの論理しきい
値ＶＩＮＶはＴＴＬ０．８Ｖ〜２．０Ｖの間（標準値は
１．４Ｖ）に設定する必要がある。ここで、電源電圧Ｖ
ＤＤを５Ｖ、ＶＴＮ＝１ＶＴＰ１＝０．７Ｖ、ＶＩＮＶ
＝１．４Ｖとすると、これらを（２）式に代入すること
により、次の（３）式を得る。
【０００９】βＮ／βＰ＝１７．１４……………………
………………………………（３） すなわち、トランジスタＱ１、Ｑ２の電流増幅率（β）
を（３）式を満たすように設定することによりＴＴＬレ
ベルの入力信号に対するＣＭＯＳ入力回路が提供され
る。トランジスタのβはそのゲート幅Ｗに比例し、ゲー
ト長Ｌに反比例する（比例定数は極性により異なる）の
で、ＭＯＳ型電界効果トランジスタＱ１，ＭＯＳ型電界
効果トランジスタＱ２の各Ｌ，Ｗを、前記（３）式を満
たすように設計することができる。
………………………………（３） すなわち、トランジスタＱ１、Ｑ２の電流増幅率（β）
を（３）式を満たすように設定することによりＴＴＬレ
ベルの入力信号に対するＣＭＯＳ入力回路が提供され
る。トランジスタのβはそのゲート幅Ｗに比例し、ゲー
ト長Ｌに反比例する（比例定数は極性により異なる）の
で、ＭＯＳ型電界効果トランジスタＱ１，ＭＯＳ型電界
効果トランジスタＱ２の各Ｌ，Ｗを、前記（３）式を満
たすように設計することができる。
【００１０】例えば、ＭＯＳ型電界効果トランジスタＱ
１のβを１単位（たとえば最小トランジスタサイズ）と
し、ＭＯＳ型電界効果トランジスタＱ２のβをその１７
倍にすればよい。むしろ、かかる設計手法は電源電圧の
変動、温度変化、あるいは製造バラツキ（特にＶＴＮ，
ＶＴＰ）に対して有利である。
１のβを１単位（たとえば最小トランジスタサイズ）と
し、ＭＯＳ型電界効果トランジスタＱ２のβをその１７
倍にすればよい。むしろ、かかる設計手法は電源電圧の
変動、温度変化、あるいは製造バラツキ（特にＶＴＮ，
ＶＴＰ）に対して有利である。
【００１１】
【発明が解決しようとする課題】近年の低電圧化傾向に
より電源電圧ＶＤＤは５Ｖから３Ｖに低下しており、５
Ｖの電源電圧でも３Ｖの電源電圧でも動作し得ることが
望まれている。しかしながら上述のように設定された回
路では、電源電圧が３ＶになるとＴＴＬコンパチブルの
特性が得にくい。すなわち、前記（１）式をＶＩＮＶに
ついて解くと、次の（４），（５）式を得る。
より電源電圧ＶＤＤは５Ｖから３Ｖに低下しており、５
Ｖの電源電圧でも３Ｖの電源電圧でも動作し得ることが
望まれている。しかしながら上述のように設定された回
路では、電源電圧が３ＶになるとＴＴＬコンパチブルの
特性が得にくい。すなわち、前記（１）式をＶＩＮＶに
ついて解くと、次の（４），（５）式を得る。
【００１２】
【００１３】（４）式にＶＤＤ＝３Ｖおよび（３）式の
値を代入すれば、次のようになる。
値を代入すれば、次のようになる。
【００１４】ＶＩＮＶ＝１．０１Ｖ………………………
………………………………（６） （６）式は電源電圧をＶＤＤが３Ｖに低下してもインバ
ータのしきい値ＶＩＮＶがＴＴＬ振幅の間にあることか
らＴＴＬコンパチブルを示すことを意味している。しか
し、製造上並びに温度変化でトランジスタＱ２のしきい
値がＶＴＮ＝０．４Ｖになると、次にようになる。
………………………………（６） （６）式は電源電圧をＶＤＤが３Ｖに低下してもインバ
ータのしきい値ＶＩＮＶがＴＴＬ振幅の間にあることか
らＴＴＬコンパチブルを示すことを意味している。しか
し、製造上並びに温度変化でトランジスタＱ２のしきい
値がＶＴＮ＝０．４Ｖになると、次にようになる。
【００１５】ＶＩＮＶ＝０．７７Ｖ 即ち、ＴＴＬコンパチブル（０．８〜２．０Ｖ）を満た
さなくなってしまう。したがって、本発明の目的は、電
源電圧が変化してもＴＴＬコンパチブルを満たせるよう
にした論理入力回路を提供することにある。
さなくなってしまう。したがって、本発明の目的は、電
源電圧が変化してもＴＴＬコンパチブルを満たせるよう
にした論理入力回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明による入力回路
は、第１の電源端子および出力端子間に接続されゲート
が入力端子に接続されて第１のトランジスタと、第２の
電源端子および出力端子間に接続されゲートが入力端子
に接続された第２のトランジスタと、ゲートが入力端子
に接続された第３のトランジスタと、電源電圧が第１の
電圧レベルのときは第３のトランジスタを非常動作と
し、第２の電圧レベルのときは第３のトランジスタを第
１のトランジスタに並列又は直列に接続する手段とを有
している。
は、第１の電源端子および出力端子間に接続されゲート
が入力端子に接続されて第１のトランジスタと、第２の
電源端子および出力端子間に接続されゲートが入力端子
に接続された第２のトランジスタと、ゲートが入力端子
に接続された第３のトランジスタと、電源電圧が第１の
電圧レベルのときは第３のトランジスタを非常動作と
し、第２の電圧レベルのときは第３のトランジスタを第
１のトランジスタに並列又は直列に接続する手段とを有
している。
【００１７】
【実施例】以下、図面を用いて本発明の実施例につき記
述する。
述する。
【００１８】図１は本発明の第１の実施例の論理入力回
路を示す回路図であり、図１において図６と同一のもの
には同一の番号を付してその説明を省略する。
路を示す回路図であり、図１において図６と同一のもの
には同一の番号を付してその説明を省略する。
【００１９】本発明では、ＰチャネルＭＯＳ型電界効果
トランジスタＱ３，Ｑ４の直列体が、ＶＤＤ端子３と出
力端子２との間にトランジスタＱ１と並列に接続されて
いる。トランジスタＱ３のゲートは入力端子１に接続さ
れ、ＭＯＳ型電界効果トランジスタＱ４のゲートはＣＮ
Ｔ端子５に接続されている。
トランジスタＱ３，Ｑ４の直列体が、ＶＤＤ端子３と出
力端子２との間にトランジスタＱ１と並列に接続されて
いる。トランジスタＱ３のゲートは入力端子１に接続さ
れ、ＭＯＳ型電界効果トランジスタＱ４のゲートはＣＮ
Ｔ端子５に接続されている。
【００２０】ＮＴ端子５には電源電圧検出回路１０か
ら、電源端子３−４間の電源電圧に応じてハイ又はロウ
レベルの信号が印加される。図２にこの検出回路１０を
示す、２の接続Ｒ１，Ｒ２，ダイオードＤ１，３つの電
流源Ｃ１〜Ｃ３，２つのＰチャンネルトランジスタＱ１
０，Ｑ１１，および３つのＮチャネルトランジスタＱ１
２〜Ｑ１４から構成され、図示のように接続されてい
る。電源電圧が５Ｖのときは、接続Ｒ１，Ｒ２による分
圧電圧はダイオードＤ１の順方向電圧よりも大きく、し
たがって端子５にはハイレベル（ＶDDレベル）の信号が
得られる。一方、電源電圧が３Ｖのときは、抵抗Ｒ１，
Ｒ２の分圧電圧はダイオードＤ１の電圧よりも小さくな
り、端子５にはロウレベル（ＧＮＤレベル）の信号が得
られる。ダイオードＤ１の代わりにバンドギャップレギ
ュレータを用いてもよい。図１に戻って、電源電圧ＶDD
が５Ｖのとき、図４は本発明の第３の実施例の論理入力
回路そ示す回路図である。本実施例ではＶＤＤ端子３，
ＧＮＤ端子４間にＰチャネルＭＯＳ型電界効果トランジ
スタＱ１’，Ｑ６１，ＮチャネルＭＯＳ型電界効果トラ
ンジスタＱ１’，Ｑ５の共通接続点とに接続され、ゲー
トはＣＮＴ端子５に接続されている。ＭＯＳ型電界効果
トランジスタＱ２，Ｑ５の共通接続点を出力端子２とす
る。
ら、電源端子３−４間の電源電圧に応じてハイ又はロウ
レベルの信号が印加される。図２にこの検出回路１０を
示す、２の接続Ｒ１，Ｒ２，ダイオードＤ１，３つの電
流源Ｃ１〜Ｃ３，２つのＰチャンネルトランジスタＱ１
０，Ｑ１１，および３つのＮチャネルトランジスタＱ１
２〜Ｑ１４から構成され、図示のように接続されてい
る。電源電圧が５Ｖのときは、接続Ｒ１，Ｒ２による分
圧電圧はダイオードＤ１の順方向電圧よりも大きく、し
たがって端子５にはハイレベル（ＶDDレベル）の信号が
得られる。一方、電源電圧が３Ｖのときは、抵抗Ｒ１，
Ｒ２の分圧電圧はダイオードＤ１の電圧よりも小さくな
り、端子５にはロウレベル（ＧＮＤレベル）の信号が得
られる。ダイオードＤ１の代わりにバンドギャップレギ
ュレータを用いてもよい。図１に戻って、電源電圧ＶDD
が５Ｖのとき、図４は本発明の第３の実施例の論理入力
回路そ示す回路図である。本実施例ではＶＤＤ端子３，
ＧＮＤ端子４間にＰチャネルＭＯＳ型電界効果トランジ
スタＱ１’，Ｑ６１，ＮチャネルＭＯＳ型電界効果トラ
ンジスタＱ１’，Ｑ５の共通接続点とに接続され、ゲー
トはＣＮＴ端子５に接続されている。ＭＯＳ型電界効果
トランジスタＱ２，Ｑ５の共通接続点を出力端子２とす
る。
【００２１】ＣＮＴ端子５は、電源電圧ＶＤＤ＝５Ｖ系
のときハイレベル，３Ｖ系のときのロウレベルとなる信
号であり、図３の回路から得られる。あるいは、使われ
るセットにより５Ｖ系もしくは３Ｖ系が決まる場合、機
械的なスイッチやジャンパー線、あるいはプリントパタ
ーン自身で切り換えることも可能である。図１、図２に
ついても同様である。また、本実施例では、トランジス
タＱ１’，Ｑ５１のβＰはそれぞれ１．１，１０．３で
あり、Ｑ６１のそれはこれらよりもはるかに大きく設定
されている。トランジスタＱ６１は電源ＶＤＤが３Ｖで
端子５がロウレベルのとき、トランジスタＱ６１は導通
し、ＭＯＳ型電界効果トランジスタＱ５のソースはＶＤ
Ｄ端子３に直接接続されたと等価になる。したがって、
βＮ／βＰ＝１７／１０．３＝１．６５となり、ＶＤＤ
＝３Ｖ系での最適値となっている。
のときハイレベル，３Ｖ系のときのロウレベルとなる信
号であり、図３の回路から得られる。あるいは、使われ
るセットにより５Ｖ系もしくは３Ｖ系が決まる場合、機
械的なスイッチやジャンパー線、あるいはプリントパタ
ーン自身で切り換えることも可能である。図１、図２に
ついても同様である。また、本実施例では、トランジス
タＱ１’，Ｑ５１のβＰはそれぞれ１．１，１０．３で
あり、Ｑ６１のそれはこれらよりもはるかに大きく設定
されている。トランジスタＱ６１は電源ＶＤＤが３Ｖで
端子５がロウレベルのとき、トランジスタＱ６１は導通
し、ＭＯＳ型電界効果トランジスタＱ５のソースはＶＤ
Ｄ端子３に直接接続されたと等価になる。したがって、
βＮ／βＰ＝１７／１０．３＝１．６５となり、ＶＤＤ
＝３Ｖ系での最適値となっている。
【００２２】一方電源ＶＤＤが５Ｖで端子５がハイレベ
ルのとき、ＭＯＳ型電界効果トランジスタＱ６１は非導
通となり、ＭＯＳ型電界効果トランジスタＱ１’とＭＯ
Ｓ型電界効果トランジスタＱ５１の直列回路が形成され
る。その等価回路のβＰは、次式で得られる。
ルのとき、ＭＯＳ型電界効果トランジスタＱ６１は非導
通となり、ＭＯＳ型電界効果トランジスタＱ１’とＭＯ
Ｓ型電界効果トランジスタＱ５１の直列回路が形成され
る。その等価回路のβＰは、次式で得られる。
【００２３】
【００２４】よって、βＮ／βＰ＝１７となり、５Ｖ電
源で最適となる。ＣＮＴ端子５がハイレベルであるので
トランジスタＱ４は非導通となる。ＭＯＳ型電界効果ト
ランジスタＱ３には電流が流れないので、回路動作には
関係ない。よって、トランジスタＱ１，Ｑ２のみが動作
し、機能的に図３のインバータと等価となる。トランジ
スタＱ１，Ｑ２のβＰ，ＢＮは（３）式のように設定さ
れており、ＴＴＬレベルの入力信号にもとづき、その出
力２にハイレベル又はロウレベルの出力を発生する。
源で最適となる。ＣＮＴ端子５がハイレベルであるので
トランジスタＱ４は非導通となる。ＭＯＳ型電界効果ト
ランジスタＱ３には電流が流れないので、回路動作には
関係ない。よって、トランジスタＱ１，Ｑ２のみが動作
し、機能的に図３のインバータと等価となる。トランジ
スタＱ１，Ｑ２のβＰ，ＢＮは（３）式のように設定さ
れており、ＴＴＬレベルの入力信号にもとづき、その出
力２にハイレベル又はロウレベルの出力を発生する。
【００２５】一方、電源電圧ＶＤＤとして３Ｖが用いら
れると、ＣＮＴ端子５がローレベルとなる。ＭＯＳ型電
界効果トランジスタＱ４はこれによって導通する。トラ
ンジスタＱ４のβが充分大きく設定されており、したが
ってＭＯＳ型電界効果トランジスタＱ３のソースはＶＤ
Ｄ端子３に実質的に接続されたことになる。すなわち、
ＭＯＳ型電界効果トランジスタＱ１とＭＯＳ型電界効果
トランジスタＱ３とは完全に並列になる。前述のとおり
トランジスタＱ１のβＰは１であり、一方、トランジス
タＱ３のそれには９．３に設定されている。よって、ト
ランジスタＱ１，Ｑ３の並列設定値としてのβＰは１
０．３となる。トランジスタＱ２のβは１７であるか
ら、βＮ／βＰ＝１．６５となり電流電圧ＶＤＤ＝３Ｖ
時の最適なβＮ／βＰを満たす。かくして、電源電圧５
Ｖ時と３Ｖ時ともしきい値１．４Ｖを中心値とすること
ができるので、バラツキ等に対してきわめて強い回路と
なる。
れると、ＣＮＴ端子５がローレベルとなる。ＭＯＳ型電
界効果トランジスタＱ４はこれによって導通する。トラ
ンジスタＱ４のβが充分大きく設定されており、したが
ってＭＯＳ型電界効果トランジスタＱ３のソースはＶＤ
Ｄ端子３に実質的に接続されたことになる。すなわち、
ＭＯＳ型電界効果トランジスタＱ１とＭＯＳ型電界効果
トランジスタＱ３とは完全に並列になる。前述のとおり
トランジスタＱ１のβＰは１であり、一方、トランジス
タＱ３のそれには９．３に設定されている。よって、ト
ランジスタＱ１，Ｑ３の並列設定値としてのβＰは１
０．３となる。トランジスタＱ２のβは１７であるか
ら、βＮ／βＰ＝１．６５となり電流電圧ＶＤＤ＝３Ｖ
時の最適なβＮ／βＰを満たす。かくして、電源電圧５
Ｖ時と３Ｖ時ともしきい値１．４Ｖを中心値とすること
ができるので、バラツキ等に対してきわめて強い回路と
なる。
【００２６】図２に本発明の第２実施例を示す。本実施
例では、図１のＮチャンネルトランジスタＱ２を二つの
トランジスタＱ２０，Ｑ２１に分割し、トランジスタＱ
２１に対しＱ６を直列接続している。トランジスタＱ２
０，Ｑ２１のβＮは各々１．６５、１５．３５に設定さ
れており、Ｑ６のそれは充分に大きく設定されている。
したがって、電源電圧ＶＤＤが５Ｖのときは、Ｎチャン
ネル側全体のβＮは実質１７となり、一方３Ｖのときは
１．６５となる。
例では、図１のＮチャンネルトランジスタＱ２を二つの
トランジスタＱ２０，Ｑ２１に分割し、トランジスタＱ
２１に対しＱ６を直列接続している。トランジスタＱ２
０，Ｑ２１のβＮは各々１．６５、１５．３５に設定さ
れており、Ｑ６のそれは充分に大きく設定されている。
したがって、電源電圧ＶＤＤが５Ｖのときは、Ｎチャン
ネル側全体のβＮは実質１７となり、一方３Ｖのときは
１．６５となる。
【００２７】図５に第４実施例を示す。本実施例では、
図４のトランジスタＱ２がトランジスタＱ２００，Ｑ２
０１に分割されており、それぞれのβＮは１７および
１．８単位である。Ｑ１のβＰは１単位である。また、
トランジスタＱ２０１に並列にトランジスタＱ９が接続
され、そのβＮはＱ２００のそれよりもはるかに大き
い。
図４のトランジスタＱ２がトランジスタＱ２００，Ｑ２
０１に分割されており、それぞれのβＮは１７および
１．８単位である。Ｑ１のβＰは１単位である。また、
トランジスタＱ２０１に並列にトランジスタＱ９が接続
され、そのβＮはＱ２００のそれよりもはるかに大き
い。
【００２８】電源ＶＤＤが５Ｖで端子がハイレベルのと
き、トランジスタＱ９がオンとなり、Ｑ２００のソース
は接地端子４に等価的に直接接続されたことになる。よ
って、βＮ／βＰは１つとなる。一方、電源ＶＤＤが３
Ｖで端子５がロウレベルのときは、Ｎチャンネル側のβ
Ｐは等価的に約１．６５となりβＮ／βＰも約１．６５
となる。
き、トランジスタＱ９がオンとなり、Ｑ２００のソース
は接地端子４に等価的に直接接続されたことになる。よ
って、βＮ／βＰは１つとなる。一方、電源ＶＤＤが３
Ｖで端子５がロウレベルのときは、Ｎチャンネル側のβ
Ｐは等価的に約１．６５となりβＮ／βＰも約１．６５
となる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
電源電圧系を示す信号で等価的にトランジスタサイズを
切り換えることにより、異なる電源電圧系で最適な論理
入力レベルとすることができるという効果が得られ、従
って一種類の集積回路を開発するだけで、異なる二つの
電源に用いることができ、開発効率が良いという効果を
も得られる。
電源電圧系を示す信号で等価的にトランジスタサイズを
切り換えることにより、異なる電源電圧系で最適な論理
入力レベルとすることができるという効果が得られ、従
って一種類の集積回路を開発するだけで、異なる二つの
電源に用いることができ、開発効率が良いという効果を
も得られる。
【図１】本発明の第１の実施例の論理入力回路を示す回
路図である。
路図である。
【図２】本発明の第２の実施例の論理入力回路を示す回
路図である。
路図である。
【図３】図１で示した検出回路１０の回路図である。
【図４】第３の実施例を示す回路図である。
【図５】第４の実施例を示す回路図である。
【図６】従来例の回路図である。
Ｑ トランジスタ １ 入力端子 ２ 出力端子 ３，４ 電源端子 ５ 制御端子
Claims (3)
- 【請求項１】 第１の電源端子および出力端子間に接続
されゲートが入力端子に接続された一等電型の第１のト
ランジスタと、第２の電源端子および前記出力端子間に
接続されゲートが前記入力端子に接続された他等電型の
第２のトランジスタと、前記入力端子にゲートが接続さ
れた前記一等電型の第３のトランジスタと、前記第１お
よび第２の電源端子間の電源電圧が第１の電圧レベルの
ときは前記第３のトランジスタを非動作とし、前記第１
の電圧レベルは異なる第２の電圧レベルのときは前記第
３のトランジスタを前記第１のトランジスタに並列か又
は直列に接続する制御手段とを備える入力回路。 - 【請求項２】 前記制御手段は前記一等電型の第４のト
ランジスタを有し、前記第３および第４のトランジスタ
は前記第１の電源端子と前記出力端子との間に直列に接
続され、前記第４のトランジスタは前記電源電圧が前記
第１の電圧レベルのときは遮断状態となり前記第２の電
圧レベルのときは導通状態となる請求項１記載の入力回
路。 - 【請求項３】 前記第３のトランジスタは前記第１の電
源端子および前記端子間に第１のトランジスタと直列に
接続され、前記制御手段は前記第３のトランジスタに並
列に接続された前記一等電型の第４のトランジスタを有
し前記第４のトランジスタは前記電源電圧が前記第１の
電圧レベルのときは導通状態となり前記第２の電圧レベ
ルのときは遮断状態となる請求項１記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298791A JPH06224734A (ja) | 1992-12-01 | 1993-11-30 | 入力回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-321743 | 1992-12-01 | ||
| JP32174392 | 1992-12-01 | ||
| JP5298791A JPH06224734A (ja) | 1992-12-01 | 1993-11-30 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224734A true JPH06224734A (ja) | 1994-08-12 |
Family
ID=26561657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298791A Pending JPH06224734A (ja) | 1992-12-01 | 1993-11-30 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248309A (ja) * | 1986-04-21 | 1987-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 増幅回路 |
| JPH024008A (ja) * | 1988-06-17 | 1990-01-09 | Fujitsu Ltd | 半導体装置 |
| JPH02153623A (ja) * | 1988-07-19 | 1990-06-13 | Samsung Electron Co Ltd | Ｃｍｏｓ装置の入力変換回路 |
| JPH0353712A (ja) * | 1989-07-21 | 1991-03-07 | Nec Corp | 入力バッファ回路 |
| JPH06104726A (ja) * | 1992-09-24 | 1994-04-15 | Fujitsu Ltd | 入力回路 |
| JPH06140914A (ja) * | 1992-10-22 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1993
- 1993-11-30 JP JP5298791A patent/JPH06224734A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248309A (ja) * | 1986-04-21 | 1987-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 増幅回路 |
| JPH024008A (ja) * | 1988-06-17 | 1990-01-09 | Fujitsu Ltd | 半導体装置 |
| JPH02153623A (ja) * | 1988-07-19 | 1990-06-13 | Samsung Electron Co Ltd | Ｃｍｏｓ装置の入力変換回路 |
| JPH0353712A (ja) * | 1989-07-21 | 1991-03-07 | Nec Corp | 入力バッファ回路 |
| JPH06104726A (ja) * | 1992-09-24 | 1994-04-15 | Fujitsu Ltd | 入力回路 |
| JPH06140914A (ja) * | 1992-10-22 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (1)
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|---|---|---|---|---|
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
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