KR20060104901A

KR20060104901A - 반도체 메모리 소자의 내부전압 발생기

Info

Publication number: KR20060104901A
Application number: KR1020050027402A
Authority: KR
Inventors: 권기창
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-10-09
Also published as: US20060221749A1; TWI306609B; TW200634833A; KR100695421B1

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 발생기에 관한 것이다. 본 발명은 낮은 전원전압(VDD) 하에서의 코어전압단에 대한 구동력을 확보할 수 있는 반도체 메모리 소자의 내부전압 발생기를 제공하는데 목적이 있다. 본 발명에서는 전원전압(VDD)의 레벨을 감지하여 전원전압(VDD)이 일정 레벨 이하로 떨어지는 경우 전원전압단과 코어전압단(VCORE)을 단락시키는 구동부를 더 추가하였다. 본 발명에 따르면 로우 VDD 환경 하에서의 액티브 구동부의 느린 응답 속도에 기인한 코어전압(VCORE)의 강하 현상을 개선할 수 있다.

코어전압, 기준전압, 낮은 전원전압, 구동력, 응답 특성

Description

반도체 메모리 소자의 내부전압 발생기{INTERNAL VOLTAGE GENERATOR IN SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램.

도 2는 종래기술에 따른 전압강하 변환기 형태로 구현된 코어전압(VCORE) 구동부의 회로도.

도 3은 다른 구조의 전압강하 변환기 형태로 구현된 코어전압(VCORE) 구동부의 회로도.

도 4는 본 발명의 일 실시예에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램.

도 5는 상기 도 4의 로우 VDD 구동부(70)의 회로 구현예를 나타낸 도면.

도 6은 파워 인가시 각 전원의 파형을 나타낸 도면.

도 7은 본 발명의 다른 실시예에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램.

도 8은 본 발명의 또다른 실시예에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

50 : 스탠바이 구동부

60 : 액티브 구동부

70 : 로우 VDD 구동부

pwron : 파워온 신호

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 발생기에 관한 것이다.

일반적으로, 반도체 메모리 칩이 고집적화 되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 메모리 칩은 외부로부터 공급되는 전원전압(VDD)을 사용하여 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.

가장 대표적인 내부전압인 셀 데이터의 증폭에 사용되는 코어전압(VCORE)을 생성하기 위한 내부전압 발생기의 경우, 전압강하 변환기(voltage down converter) 로 구성되어 있다.

도 1은 종래기술에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 코어전압(VCORE) 발생기는, 스탠바이 구동부(10)와, 액티브 구동부(20)로 구성된다.

여기서, 스탠바이 구동부(10)는 파워가 인가되면 지속적으로 코어전압단(VCORE)을 구동하여 코어전압단(VCORE)의 전위가 일정한 레벨을 유지하도록 하는 역할을 하며, 액티브 구동부(20)는 메모리 소자가 액티브 모드에 진입하는 경우 - 칩 액티브 신호(chip_act)가 활성화됨 - 코어전압단(VCORE)을 구동하는 역할을 한다. 따라서, 스탠바이 구동부(10)는 작은 구동력을 가지고, 액티브 구동부(20)는 보다 큰 구동력을 갖는다.

도 2는 종래기술에 따른 전압강하 변환기 형태로 구현된 코어전압(VCORE) 구동부의 회로도이다.

도 2를 참조하면, 종래기술에 따른 코어전압(VCORE) 구동부는, 기준전압(VREF)과 피드백된 코어전압(VCORE)의 레벨을 비교하기 위한 비교기(30)와, 비교기(30)의 출력신호인 드라이버 제어신호(drv_onb)를 게이트 입력으로 하며 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 풀업 PMOS 트랜지스터(M1)를 구비한다.

여기서, 비교기(10)는 일반적인 전류 미러형(Current Mirror) 차동증폭 회로로 구현하는 것이 바람직하며, 상기 도 1의 스탠바이 구동부(10)와 액티브 구동부(20)가 모두 이러한 전압강하 변환기의 구조를 가지고 있다고 보면 될 것이다. 액 티브 구동부(20)의 경우 칩 액티브 신호(chip_act)를 비교기(30)의 인에이블 신호로 사용하면 된다.

반도체 메모리 소자 내부에서 비트라인 감지증폭기가 구동되어 코어전류의 소모가 발생하면 코어전압단(VCORE)의 전압강하가 일어난다. 비교기(10)는 기준전압(VREF)과 피드백된 코어전압(VCORE)의 레벨을 비교하여 코어전압(VCORE)이 기준전압(VREF)보다 낮은 경우에는 드라이버 제어신호(drv_onb)를 논리레벨 로우로 활성화시킨다. 이에 따라, 풀업 PMOS 트랜지스터(M1)가 턴온되어 코어전압단(VCORE)을 풀업 구동하게 된다.

이처럼 코어전압단(VCORE)의 전위가 회복 과정을 거치다가 코어전압(VCORE)의 레벨이 기준전압(VREF)에 이르게 되면 드라이버 제어신호(drv_onb)가 논리레벨 하이가 되어 풀업 PMOS 트랜지스터(M1)는 턴오프되고, 결국 코어전압단(VCORE)의 전압 레벨의 추가적인 상승을 막는다.

도 3은 다른 구조의 전압강하 변환기 형태로 구현된 코어전압(VCORE) 구동부의 회로도이다(종래기술).

도 3을 참조하면, 도시된 코어전압(VCORE) 구동부는, 기준전압(VREF)과 피드백된 비교전압(VCOMP)의 레벨을 비교하기 위한 비교기(40)와, 비교기(40)의 출력신호인 드라이버 제어신호(drv_onb)를 게이트 입력으로 하며 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 풀업 PMOS 트랜지스터(M2)와, 코어전압단(VCORE)과 접지전압단(VSS) 사이에 직렬로 접속되어 전압 분배기를 구성하는 저항 R1, R2를 구비한다. 비교전압(VCOMP)은 이 전압 분배기에서 분배된 전압으로서, 통 상 VCORE/2의 레벨을 갖는다(R1=R2).

이러한 구조의 코어전압(VCORE) 구동부는 VCORE/2의 레벨 비교하는 방식이라는 점을 제외하고 일반적인 동작은 상기 도 2에 도시된 코어전압(VCORE) 구동부와 동일하다.

그런데, 이상에서 살펴본 종래의 코어전압(VCORE) 발생기는 로우 VDD 환경에서 구동력에 문제점을 노출하고 있다. 즉, 코어전압(VCORE) 타겟 레벨이 1.6V인 경우 전원전압(VDD)이 1.6V 이하인 영역에서 코어전압(VCORE) 레벨이 급격히 감소하는 경향이 있다.

액티브 구동부(20)가 인에이블 되어 동작하는데 수반되는 딜레이가 이러한 현상의 주원인이다. 즉, 칩이 액티브 모드에 진입하여 코어전압단(VCORE)에서 전류를 끌어다 쓰는 경우 액티브 구동부(20)가 빠르게 이를 보완해줘야 하나, 낮은 전원전압(VDD) 하에서의 느린 응답속도에 의해 코어전압(VCORE)이 많이 떨어진 후에 코어전압단(VCORE)을 구동하게 되고, 그 동안 코어전압(VCORE)은 타겟 레벨보다 많이 강하된 레벨이 된다.

이와 같은 낮은 전원전압(VDD) 하에서의 액티브 구동부(20)의 느린 응답속도에 의한 코어전압(VCORE)의 강하는 코어전압(VCORE)에 노이즈 형태로 나타나며, 결국 칩의 오동작을 유발하는 원인이 된다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으 로, 낮은 전원전압(VDD) 하에서의 코어전압단에 대한 구동력을 확보할 수 있는 반도체 메모리 소자의 내부전압 발생기를 제공하는데 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 파워 인가 후 지속적으로 코어전압단을 구동하기 위한 스탠바이 구동부; 액티브 모드에서 코어전압단을 구동하기 위한 액티브 구동부; 전원전압의 레벨을 감지하여 전원전압이 타겟 코어전압 레벨 보다 낮은 레벨인 구간에서 전원전압 코어전압단을 구동하기 위한 낮은 전원전압 감지 구동부를 구비하는 반도체 메모리 소자의 내부전압 발생기가 제공된다.

나아가, 상기 낮은 전원전압 감지 구동부는, 전원전압의 레벨을 감지하기 위한 전압 레벨 감지 수단; 기준전압과 상기 전압 레벨 감지 수단의 출력 노드의 전압 레벨을 비교하기 위한 비교 수단; 및 상기 비교 수단으로부터 출력된 구동 제어신호에 응답하여 전원전압단과 상기 코어전압단을 단락시키기 위한 풀업 구동 수단을 구비하는 것이 바람직하다.

본 발명에서는 전원전압(VDD)의 레벨을 감지하여 전원전압(VDD)이 일정 레벨 이하로 떨어지는 경우 전원전압단과 코어전압단(VCORE)을 단락시키는 구동부를 더 추가하였다. 본 발명에 따르면 로우 VDD 환경 하에서의 액티브 구동부의 느린 응답 속도에 기인한 코어전압(VCORE)의 강하 현상을 개선할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램이다.

도 4를 참조하면, 본 실시예에 따른 코어전압(VCORE) 발생기는, 파워 인가 후 지속적으로 코어전압단(VCORE)을 구동하기 위한 스탠바이 구동부(50)와, 칩 액티브 신호(chip_act)에 응답하여 액티브 모드에서 코어전압단(VCORE)을 구동하기 위한 액티브 구동부(60)와, 파워온 신호(pwron)에 응답하여 전원전압(VDD)의 레벨을 감지하여 전원전압(VDD)이 타겟 코어전압(VCORE) 레벨 보다 낮은 레벨인 구간에서 전원전압 코어전압단(VCORE)을 구동하기 위한 로우 VDD 구동부(70)를 구비한다.

여기서, 스탠바이 구동부(50) 및 액티브 구동부(60)는 종래와 동일한 회로로 구현한다.

도 5는 상기 도 4의 로우 VDD 구동부(70)의 회로 구현예를 나타낸 도면이다.

도 5를 참조하면, 로우 VDD 구동부(70)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되어 전압 분배기를 이루는 저항 R11, R12와, 기준전압(VREF)과 전원전압 감지 노드(DET) - 전압 분배기의 출력단 - 의 전압 레벨을 비교하기 위한 비교기(80)와, 비교기(80)의 출력신호인 드라이버 제어신호(drv_onb)를 게이트 입력으로 하며 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 풀업 PMOS 트랜지스터(M3)를 구비한다.

여기서, 기준전압(VREF)으로 VCORE/2를 적용하는 경우에는 전압 분배기의 저항 R11, R12의 저항값을 동일하게 하여야 하며, 기준전압(VREF)으로 VCORE/2를 적용하지 않는 경우에는 센싱 마진를 고려하여 전압 분배기의 저항 R11, R12의 저항값을 적절히 분배하여야 한다. 한편, 파워온 신호(pwron)는 비교기(80)의 인에이블 신호로 사용된다.

도 6은 파워 인가시 각 전원의 파형을 나타낸 도면으로서, 이하 이를 참조하여 본 실시예에 따른 코어전압(VCORE) 발생기의 동작을 살펴본다.

우선, 외부로부터 전원전압(VDD)이 인가되면 전원전압단(VDD)의 전위는 선형적으로 정상 전압 레벨까지 상승한다. 기준전압(VREF)은 타겟 레벨(여기에서는 VREF=VCORE/2=0.8V)까지 상승한 후 그 레벨을 유지한다. 코어전압단(CORE)의 전위는 전원전압(VDD)을 따라 타겟 레벨(여기에서는 1.6V)까지 상승한 후 그 레벨을 유지한다.

한편, 상기 도 5의 전원전압 감지 노드(DET)는 파워가 인가될 때 전원전압(VDD)을 따라 상승할 것이며, 그 이후에는 전원전압(VDD)을 1/2로 분배한 전압 레벨을 가지면서 전원전압(VDD)의 레벨 정보를 제공하게 된다.

전술한 바와 같이 로우 VDD 구동부(70)의 비교기(80)는 그 동작 원리상 기준전압(VREF)의 타겟 레벨인 VCORE/2(=0.8V) 이하에서는 논리레벨 로우 상태의 드라이버 제어신호(drv_onb)를 출력하여 풀업 PMOS 트랜지스터(M3)를 턴온시키게 되는데, 0.8V에서는 파워온 신호(pwron) - 칩에 파워가 인가되어 전원전압(VDD)이 예정된 임계 레벨까지 상승하는 경우 활성화되는 신호임 - 가 활성화되지 않기 때문에 비교기(80) 자체가 디스에이블 상태가 된다.

따라서, 실질적으로 로우 VDD 구동부(70)의 풀업 PMOS 트랜지스터(M3)가 턴온되는 구간은 전원전압(VDD)이 파워온 신호(pwron)의 트리거 레벨(여기에서는 1.3V)과 코어전압(CORE)의 타겟 레벨(여기에서는 1.6V) 사이가 된다. 결국, 본 실시예에 따른 코어전압(VCORE) 발생기는 파워온 이후에 전원전압(VDD)이 코어전압(CORE)의 타겟 레벨(1.6V)보다 떨어지게 되면, 다시 말해 감지 노드(DET)의 전압 레벨이 0.8V보다 떨어지게 되면 전원전압단(VDD)과 코어전압단(VCORE)을 단락시켜 줌으로써 낮은 전원전압(VDD) 하에서의 액티브 구동부(60)의 느린 응답속도에 기인한 코어전압(VCORE)의 강하 현상을 개선할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램이다.

도 7을 참조하면, 본 실시예에 따른 코어전압(VCORE) 발생기는, 파워 인가 후 지속적으로 코어전압단(VCORE)을 구동하기 위한 스탠바이 구동부(90)와, 칩 액티브 신호(chip_act)에 응답하여 액티브 모드에서 코어전압단(VCORE)을 구동하기 위한 액티브 구동부(110)와, 파워다운 신호(/pwr_down)에 응답하여 전원전압(VDD)의 레벨을 감지하여 전원전압(VDD)이 타겟 코어전압(VCORE) 레벨 보다 낮은 레벨인 구간에서 전원전압 코어전압단(VCORE)을 구동하기 위한 로우 VDD 구동부(120)를 구비한다.

본 실시예와 전술한 일 실시예의 다른 점은 로우 VDD 구동부(120)의 인에이블 신호로서 파워다운 신호(/pwr_down)를 사용한다는 것이다. 파워다운 신호 (pwr_down)는 칩이 파워다운 모드나 셀프 리프레시 모드에 진입하는 경우 논리레벨 하이로 활성화되는 신호로서, 이 신호의 반전신호(/pwr_down)를 이용하면 칩의 전류 소모가 거의 없는 구간에서 로우 VDD 구동부(120)를 디스에이블 시킨다. 통상적으로, 낮은 전원전압(VDD) 하에서의 코어전압(VCORE)의 강하 현상은 액티브 모드에서 발생하기 때문에 파워다운 신호(/pwr_down)를 로우 VDD 구동부(120)의 인에이블 신호로서 사용하는데 별다른 문제점이 발생하지 않는다.

도 8은 본 발명의 또다른 실시예에 따른 코어전압(VCORE) 발생기의 블럭 다이어그램이다.

도 8을 참조하면, 본 실시예에 따른 코어전압(VCORE) 발생기는, 파워 인가 후 지속적으로 코어전압단(VCORE)을 구동하기 위한 스탠바이 구동부(130)와, 칩 액티브 신호(chip_act)에 응답하여 액티브 모드에서 코어전압단(VCORE)을 구동하기 위한 액티브 구동부(140)와, 칩 액티브 신호(chip_act)에 응답하여 전원전압(VDD)의 레벨을 감지하여 전원전압(VDD)이 타겟 코어전압(VCORE) 레벨 보다 낮은 레벨인 구간에서 전원전압 코어전압단(VCORE)을 구동하기 위한 로우 VDD 구동부(150)를 구비한다.

본 실시예와 전술한 실시예들과 다른 점은 로우 VDD 구동부(150)의 인에이블 신호로서 칩 액티브 신호(chip_act)를 사용한다는 것이다. 전술한 바와 같이 낮은 전원전압(VDD) 하에서의 코어전압(VCORE)의 강하 현상은 주로 액티브 모드에서 발생하기 때문에 칩 액티브 신호(chip_act)를 이용하여 칩이 액티브 모드인 동안에만 로우 VDD 구동부(150)를 인에이블 시키면 되기 때문이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 코어전압 드라이버로서 PMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 이를 다른 구동 수단으로 대체할 수 있다.

또한, 전술한 실시예에서는 로우 VDD 구동부를 구현함에 있어서 코어전압을 그대로 피드백하는 경우를 일례로 들어 설명하였으나, 코어전압을 분배하여 피드백하는 등 피드백 방식을 변화시키는 경우에도 본 발명은 적용된다.

또한, 전술한 실시예에서는 기준전압(VREF)으로 VCORE/2 레벨을 사용하는 경우를 일례로 들어 설명하였으나, 기준전압(VREF)으로 VCORE 레벨을 사용하는 경우에도 본 발명은 적용된다.

또한, 전술한 실시예에서는 로우 VDD 구동부에서 전원전압(VDD)의 레벨을 감지하기 위한 수단으로 전압 분배기(레벨 팔로워)를 사용하는 경우를 일례로 들어 설명하였으나, 다른 형태의 전압 레벨 감지 수단을 적용하는 경우에도 본 발명은 적용된다.

전술한 본 발명은 낮은 전원전압(VDD) 하에서 코어전압단(VCORE)에 대한 구동력을 확보하여 코어전압을 안정적으로 생성할 수 있으며, 이로 인하여 반도체 메모리 소자의 신뢰도 및 동작 특성을 개선하는 효과가 있다.

Claims

파워 인가 후 지속적으로 코어전압단을 구동하기 위한 스탠바이 구동부;

액티브 모드에서 코어전압단을 구동하기 위한 액티브 구동부;

전원전압의 레벨을 감지하여 전원전압이 타겟 코어전압 레벨 보다 낮은 레벨인 구간에서 전원전압 코어전압단을 구동하기 위한 낮은 전원전압 감지 구동부

를 구비하는 반도체 메모리 소자의 내부전압 발생기.
제1항에 있어서,

상기 낮은 전원전압 감지 구동부는,

전원전압의 레벨을 감지하기 위한 전압 레벨 감지 수단;

기준전압과 상기 전압 레벨 감지 수단의 출력 노드의 전압 레벨을 비교하기 위한 비교 수단; 및

상기 비교 수단으로부터 출력된 구동 제어신호에 응답하여 전원전압단과 상기 코어전압단을 단락시키기 위한 풀업 구동 수단

을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제2항에 있어서,

상기 전압 레벨 감지 수단은 상기 전원전압단과 접지전압단 사이에 직렬로 연결되어 전압 분배기를 이루는 제1 및 제2 저항을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제3항에 있어서,

상기 풀업 구동 수단은,

상기 구동 제어신호를 게이트 입력으로 하며 상기 전원전압단과 상기 코어전압단 사이에 접속된 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제3항에 있어서,

상기 기준전압은 코어전압의 타겟 레벨의 1/2의 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제5항에 있어서,

상기 제1 및 제2 저항은 동일한 저항값을 가지는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제2항 내지 제6항 중 어느 한 항에 있어서,

상기 비교 수단의 인에이블 신호로서 파워온 신호를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제2항 내지 제6항 중 어느 한 항에 있어서,

상기 비교 수단의 인에이블 신호로서 파워다운 신호를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제2항 내지 제6항 중 어느 한 항에 있어서,

상기 비교 수단의 인에이블 신호로서 칩 액티브 신호를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.