JP2011008872A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】第1データを保持し第1ワード線により選択される第1素子と、第2データを保持し第1ワード線により選択される第2素子と、第3データを保持し第2ワード線により選択される第3素子と、第4データを保持し第2ワード線により選択される第4素子と、行アドレスを保持する行アドレス保持部を有し、第1行アドレスと行アドレス保持部が出力する第2行アドレスが一致する場合に制御信号を出力する比較部と、行アドレスをデコードして第1又は第2ワード線に選択信号を出力し、制御信号が入力される場合には選択信号の出力を抑止する行アドレスデコーダと、選択信号により第1データ又は第3データを保持する第1の読出保持部と、選択信号により第2データ又は第4データを保持する第2の読出保持部を有する半導体記憶装置が提供される。
【選択図】図1
Description
図1は、半導体記憶装置の構成の一例を示す図である。図1に示す半導体記憶装置10は、比較部12、行アドレスデコーダ14、列アドレスデコーダ16、メモリセルアレイ20、ビットラインプリチャージ回路21、センスアンプ22、読出ラッチ24、及びマルチプレクサ25を有する。なお、メモリセルアレイ20、ビットラインプリチャージ回路21、センスアンプ22、読出ラッチ24、及びマルチプレクサは、ビット線で結線されて、メモリブロック11aを形成し得る。そして、メモリブロック11aに含まれるメモリセルは、他のメモリブロック11bに含まれるメモリセルと共通のワード線で結線されても良い。以下に示す様々な半導体記憶装置の例においては、説明が冗長になるのを防ぐため、1つのメモリブロックについて説明するが、あるメモリブロックに対する説明は、他のメモリブロックにも適用可能である。
図10は、半導体記憶装置の一例を示す図である。図10に示す半導体記憶装置10aは、図1に示した半導体記憶装置10が有する構成要素に加えて、ラッチ回路6〜9、書込アンプ18、クロック制御回路32を有する。また、半導体記憶装置10aの外部に配置される命令演算部1は、半導体記憶装置10aにアドレス信号、/WE信号、「Wright Data(WD、書込データ)」信号を供給する。命令演算部1及び半導体記憶装置10aは、演算処理装置を構成する。半導体記憶装置10と共通する半導体記憶装置10aの回路構成要素は、説明を省略する。
図13は、半導体記憶装置の一例を示す図である。図13に示す半導体記憶装置10bは、図10に示した半導体記憶装置10aと比して、比較部12b、センスアンプ22bが異なる。半導体記憶装置10bが有する他の構成要素は、半導体記憶装置10aの構成要素と同じなので、以下において説明を省略する。
図17に示される半導体記憶装置10cは、半導体記憶装置10bに対してインクリメンタ26a、及び選択回路27を設けたものである。半導体記憶装置10cは、図示しないシーケンシャルリードモード端子を設け、シーケンシャルリードモード信号が活性化すると、同一行アドレスの複数カラムのメモリセルに対して読出動作を行う。なお、シーケンシャルリードモード端子とは、命令演算部1からシーケンシャルリード信号を受け取るための端子である。シーケンシャルリードモードとは、メモリセルを列方向に連続して読み出す動作を意味する。1アドレス毎にメモリセルからデータを読み出す場合、半導体記憶装置10bは、命令演算部1から、同一行アドレスの連続する列アドレスの読出に複数の読出命令を受け取る。一方、シーケンシャルリードモードの場合、命令演算部1から1度の読出命令を受け取ることで、同一行アドレスの連続する列アドレスの読み出しを行うことが出来る。そのため、命令演算部との読出命令の受信回数が減り、読出処理のトータル時間は、シーケンシャルリードモードのほうが短い。インクリメンタ26は、列アドレスを連続して出力する回路である。選択回路27は、シーケンシャルモード信号が活性化すると、インクリメンタ26からの出力信号を選択し、ラッチ回路9から出力される列アドレスを非選択とする。
図20に示される半導体記憶装置10dは、比較部12dと、読出ラッチ24dが半導体記憶装置10aと異なる。半導体記憶装置10dのその他の構成は、半導体記憶装置10aと同じであるので、説明を省略する。比較部12dは、前々サイクル及び前サイクル及び現サイクルの/WE信号との比較、及び、前々サイクル及び前サイクル及び現サイクルの行アドレスを比較する。読出ラッチ24dは、記憶回路を2段構成にして、前々サイクルの読出データを保持する。半導体記憶装置10dは、前々サイクル及び前サイクル及び現サイクルが同一行アドレスに対して読出動作をする場合、前々サイクル又は前サイクルのデータを読出ラッチから読み出すことで、ワード線の活性化及びリードセンスアンプ駆動をせずにデータを読み出す。
図24に示される半導体記憶装置10eは、比較部12eと、書込アンプ18eが半導体記憶装置10aと異なる。半導体記憶装置10dのその他の構成は、半導体記憶装置10aと同じであるので、説明を省略する。比較部12eは、前サイクルと現サイクルの行アドレスが一致すると、書込動作を停止する信号compを出力する。書込アンプ18eは、比較部12eからの出力信号compを入力すると、ビット線の活性化を停止する。
図28に示される半導体記憶装置10fは、比較部12eと、センスアンプ22eが半導体記憶装置10eと異なる。半導体記憶装置10fのその他の構成は、半導体記憶装置10eと同じであるので、説明を省略する。比較部12eは、及び、センスアンプ22eは、上記した第1の実施形態、第3の実施形態、及び第6の実施形態にモード切替可能である。
[付記1]
第1のデータを保持し、接続された第1のワード線により選択される第1の記憶素子と、
第2のデータを保持し、接続された前記第1のワード線により選択される第2の記憶素子と、
第3のデータを保持し、接続された第2のワード線により選択される第3の記憶素子と、
第4のデータを保持し、接続された前記第2のワード線により選択される第4の記憶素子と、
入力される行アドレスを保持する行アドレス保持部を有し、入力される第1の行アドレスと前記行アドレス保持部が出力する第2の行アドレスが一致する場合に制御信号を出力する比較部と、
前記入力される行アドレスをデコードして前記第1又は第2のワード線にワード線選択信号を出力するとともに、前記制御信号が入力される場合には前記ワード線選択信号の出力を抑止する行アドレスデコーダと、
前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータ又は前記第3の記憶素子が保持する第3のデータのいずれかを保持する第1の読出保持部と、
前記ワード線選択信号により、前記第2の記憶素子が保持する第2のデータ又は前記第4の記憶素子が保持する第4のデータのいずれかを保持する第2の読出保持部を有することを特徴とする半導体記憶装置。
[付記2]
前記半導体記憶装置はさらに、
入力される列アドレスをデコードしてカラム選択信号を出力する列アドレスデコーダと、
前記第1の読出保持部が出力する第1のデータと前記第2の読出保持部が出力する第2のデータのいずれかを、前記カラム選択信号により選択する選択部を有することを特徴とする付記1記載の半導体記憶装置。
[付記3]
前記第1の記憶素子は、接続された第1のビット線により選択され、及び、前記第2の記憶素子は、接続された第2のビット線により選択され、且つ、
前記半導体記憶装置はさらに、
前記カラム選択信号により、前記第1又は第2のビット線を駆動するとともに、前記制御信号が入力される場合には、前記カラム選択信号を抑止する書込アンプを有することを特徴とする付記1又は2に記載の半導体記憶装置。
[付記4]
前記半導体記憶装置はさらに、
前記第1のデータを前記第1の記憶素子に書き込む書込モード、又は、前記第1のデータを前記第1の記憶素子から読み出す読出モードを示すメモリ動作信号を受け取り、前記メモリ動作信号が読出モードを示す場合に、前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータを、前記第1の読出保持部に供給するセンスアンプを有し、
前記比較部は、入力される前記メモリ動作信号を保持するメモリアドレス保持部をさらに有し、入力される第1のメモリ動作信号と前記メモリアドレス保持部が出力する第2のメモリ動作信号が一致する場合に制御信号を出力することを特徴とする付記1〜3の何れか1項に記載の半導体記憶装置。
[付記5]
前記半導体記憶装置は、
前記第1の読出保持部から出力した信号を保持する第3の読出保持部をさらに有し、
前記比較部は、前記第2の行アドレスの1サイクル過去に入力される第3の行アドレスを保持する第2の行アドレス保持部をさらに有し、入力される第1の行アドレスと前記第2の行アドレス保持部が出力する第3の行アドレスが一致する場合に第2の制御信号を出力し、
前記選択部は、前記第2の選択信号が入力される場合には、前記第3の読出保持部に保持されたデータを選択することを特徴とする付記1〜4の何れか1項に記載の半導体記憶装置。
[付記6]
前記半導体記憶装置はさらに、
連続した列アドレス信号を生成し、且つ前記列アドレスデコーダに連続した列アドレス信号を出力するインクリメンタ回路を有することを特徴とする付記1〜5の何れか1項に記載の半導体記憶装置。
[付記7]
前記比較部は、外部から入力した信号に従って、入力される第1の行アドレスと前記行アドレス保持部が出力する第2の行アドレスが一致する動作を抑止し、且つ、外部から入力した信号に従って、前記カラム選択信号を抑止する前記書込アンプの動作を抑止することを特徴とする付記3〜6の何れか1項に記載の半導体記憶装置。
[付記8]
半導体記憶装置にアクセスする方法であって、前記半導体記憶装置は、第1のデータを保持し、接続された第1のワード線により選択される第1の記憶素子、第2のデータを保持し、接続された前記第1のワード線により選択される第2の記憶素子、第3のデータを保持し、接続された第2のワード線により選択される第3の記憶素子、及び第4のデータを保持し、接続された前記第2のワード線により選択される第4の記憶素子を有し、
前記半導体記憶装置の比較部は、入力される第1の行アドレスと前記第1の行アドレスの1サイクル過去に入力される第2の行アドレスが一致する場合に制御信号を出力するステップと、
前記半導体記憶装置の行アドレスデコーダは、前記制御信号が入力される場合には、前記第1又は第2の行アドレス信号に対応するワード線を選択するワード線選択信号の出力を抑止するステップと、
前記半導体記憶装置の第1の読出保持部は、前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータ又は前記第3の記憶素子が保持する第3のデータのいずれかを保持するステップと、
前記半導体記憶装置の第1の読出保持部は、前記ワード線選択信号により、前記第2の記憶素子が保持する第2のデータ又は前記第4の記憶素子が保持する第4のデータのいずれかを保持するステップと、
を有することを特徴とする方法。
[付記9]
前記半導体記憶装置はさらに、行アドレスデコーダ及び選択部を有し、
前記方法はさらに、
前記行アドレスデコーダは、入力される列アドレスをデコードしてカラム選択信号を出力するステップと、
前記選択部は、前記第1の読出保持部が出力する第1のデータと前記第2の読出保持部が出力する第2のデータのいずれかを、前記カラム選択信号により選択するステップと、を有することを特徴とする付記8記載の方法。
[付記10]
前記半導体記憶装置はさらに、書込みアンプを有し、
前記第1の記憶素子は、接続された第1のビット線により選択され、及び、前記第2の記憶素子は、接続された第2のビット線により選択され、且つ、
前記方法はさらに、
前記書込アンプは、前記第1又は第2のビット線を駆動するとともに、前記制御信号が入力される場合には、前記カラム選択信号を抑止するステップを有することを特徴とする付記8又は9に記載の方法。
[付記11]
前記半導体記憶装置はさらに、センスアンプを有し、
前記方法はさらに、
前記第1のデータを前記第1の記憶素子に書き込む書込モード、又は、前記第1のデータを前記第1の記憶素子から読み出す読出モードを示すメモリ動作信号を受け取り、前記メモリ動作信号が読出モードを示す場合に、前記センスアンプは、前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータを、前記第1の読出保持部に供給するステップと、
前記比較部は、入力される前記メモリ動作信号を保持するメモリアドレス保持部をさらに有し、入力される第1のメモリ動作信号と前記メモリアドレス保持部が出力する第2のメモリ動作信号が一致する場合に制御信号を出力するステップとを有することを特徴とする付記8〜10の何れか1項に記載の方法。
[付記12]
前記半導体記憶装置はさらに、前記第1の読出保持部から出力した信号を保持する第3の読出保持部を有し、
前記方法はさらに、
前記比較部は、入力される第1の行アドレスと前記第1の行アドレスの2サイクル過去に入力される第3の行アドレスが一致する場合に第2の制御信号を出力するステップと、
前記選択部は、前記第2の選択信号が入力される場合には、前記第3の読出保持部に保持されたデータを選択するステップと、を有する特徴とする付記8〜11の何れか1項に記載の方法。
[付記13]
前記方法はさらに、
前記比較部は、外部から入力した信号に従って、入力される第1の行アドレスと前記行アドレス保持部が出力する第2の行アドレスが一致する動作を抑止し、且つ、外部から入力した信号に従って、前記カラム選択信号を抑止する前記書込アンプの動作を抑止するステップを有することを特徴とする付記8〜12の何れか1項に記載の方法。
[付記14]
第1のデータを保持し、接続された第1のワード線により選択される第1の記憶素子、
第2のデータを保持し、接続された前記第1のワード線により選択される第2の記憶素子、
第3のデータを保持し、接続された第2のワード線により選択される第3の記憶素子と、
第4のデータを保持し、接続された前記第2のワード線により選択される第4の記憶素子、
入力される行アドレスを保持する行アドレス保持部を有し、入力される第1の行アドレスと前記行アドレス保持部が出力する第2の行アドレスが一致する場合に制御信号を出力する比較部、
前記入力される行アドレスをデコードして前記第1又は第2のワード線にワード線選択信号を出力するとともに、前記制御信号が入力される場合には前記ワード線選択信号の出力を抑止する行アドレスデコーダ、
前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータ又は前記第3の記憶素子が保持する第3のデータのいずれかを保持する第1の読出保持部、及び
前記ワード線選択信号により、前記第2の記憶素子が保持する第2のデータ又は前記第4の記憶素子が保持する第4のデータのいずれかを保持する第2の読出保持部を有する半導体記憶装置と、
前記半導体記憶装置からのデータ読み出しを指示する読出命令信号を、前記半導体記憶装置に供給する命令部と、
を有する演算処理装置。
12、12a、12b、12d〜12f 比較部
14、14a 行アドレスデコーダ
16、16a 列アドレスデコーダ
18、18a、18e 書込アンプ
20 メモリセルアレイ
21、21a ビットラインプリチャージ回路
22、22a、22b、22e、22f センスアンプ
24、24a、24d 記憶回路
25、25a マルチプレクサ
25a マルチプレクサ
26 インクリメンタ
27 選択回路
32 クロック制御回路
Claims (9)
- 第1のデータを保持し、接続された第1のワード線により選択される第1の記憶素子と、
第2のデータを保持し、接続された前記第1のワード線により選択される第2の記憶素子と、
第3のデータを保持し、接続された第2のワード線により選択される第3の記憶素子と、
第4のデータを保持し、接続された前記第2のワード線により選択される第4の記憶素子と、
入力される行アドレスを保持する行アドレス保持部を有し、入力される第1の行アドレスと前記行アドレス保持部が出力する第2の行アドレスが一致する場合に制御信号を出力する比較部と、
前記入力される行アドレスをデコードして前記第1又は第2のワード線にワード線選択信号を出力するとともに、前記制御信号が入力される場合には前記ワード線選択信号の出力を抑止する行アドレスデコーダと、
前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータ又は前記第3の記憶素子が保持する第3のデータを保持する第1の読出保持部と、
前記ワード線選択信号により、前記第2の記憶素子が保持する第2のデータ又は前記第4の記憶素子が保持する第4のデータを保持する第2の読出保持部を有することを特徴とする半導体記憶装置。 - 前記半導体記憶装置はさらに、
入力される列アドレスをデコードしてカラム選択信号を出力する列アドレスデコーダと、
前記第1の読出保持部が出力する第1のデータと前記第2の読出保持部が出力する第2のデータのいずれかを、前記カラム選択信号により選択する選択部を有することを特徴とする請求項1記載の半導体記憶装置。 - 前記第1の記憶素子は、接続された第1のビット線により選択され、及び、前記第2の記憶素子は、接続された第2のビット線により選択され、且つ、
前記半導体記憶装置はさらに、
前記カラム選択信号により、前記第1又は第2のビット線を駆動するとともに、前記制御信号が入力される場合には、前記カラム選択信号を抑止する書込アンプを有することを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記半導体記憶装置はさらに、
前記第1のデータを前記第1の記憶素子に書き込む書込モード、又は、前記第1のデータを前記第1の記憶素子から読み出す読出モードを示すメモリ動作信号を受け取り、前記メモリ動作信号が読出モードを示す場合に、前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータを、前記第1の読出保持部に供給するセンスアンプを有し、
前記比較部は、入力される前記メモリ動作信号を保持するメモリアドレス保持部をさらに有し、入力される第1のメモリ動作信号と前記メモリアドレス保持部が出力する第2のメモリ動作信号が一致する場合に制御信号を出力することを特徴とする請求項1〜3の何れか1項に記載の半導体記憶装置。 - 前記半導体記憶装置は、
前記第1の読出保持部から出力した信号を保持する第3の読出保持部をさらに有し、
前記比較部は、前記第2の行アドレスの1サイクル過去に入力される第3の行アドレスを保持する第2の行アドレス保持部をさらに有し、入力される第1の行アドレスと前記第2の行アドレス保持部が出力する第3の行アドレスが一致する場合に第2の制御信号を出力し、
前記選択部は、前記第2の選択信号が入力される場合には、前記第3の読出保持部に保持されたデータを選択することを特徴とする請求項1〜4の何れか1項に記載の半導体記憶装置。 - 前記半導体記憶装置はさらに、
連続した列アドレス信号を生成し、且つ前記列アドレスデコーダに連続した列アドレス信号を出力するインクリメンタ回路を有することを特徴とする請求項1〜5の何れか1項に記載の半導体記憶装置。 - 前記比較部は、外部から入力した信号に従って、入力される第1の行アドレスと前記行アドレス保持部が出力する第2の行アドレスが一致する動作を抑止し、且つ、外部から入力した信号に従って、前記カラム選択信号を抑止する前記書込アンプの動作を抑止することを特徴とする請求項3〜6の何れか1項に記載の半導体記憶装置。
- 半導体記憶装置にアクセスする方法であって、前記半導体記憶装置は、第1のデータを保持し、接続された第1のワード線により選択される第1の記憶素子、第2のデータを保持し、接続された前記第1のワード線により選択される第2の記憶素子、第3のデータを保持し、接続された第2のワード線により選択される第3の記憶素子、及び第4のデータを保持し、接続された前記第2のワード線により選択される第4の記憶素子を有し、
前記半導体記憶装置の比較部は、入力される第1の行アドレスと前記第1の行アドレスの1サイクル過去に入力される第2の行アドレスが一致する場合に制御信号を出力するステップと、
前記半導体記憶装置の行アドレスデコーダは、前記制御信号が入力される場合には、前記第1又は第2の行アドレス信号に対応するワード線を選択するワード線選択信号の出力を抑止するステップと、
前記半導体記憶装置の第1の読出保持部は、前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータ又は前記第3の記憶素子が保持する第3のデータのいずれかを保持するステップと、
前記半導体記憶装置の第1の読出保持部は、前記ワード線選択信号により、前記第2の記憶素子が保持する第2のデータ又は前記第4の記憶素子が保持する第4のデータのいずれかを保持するステップと、
を有することを特徴とする方法。 - 第1のデータを保持し、接続された第1のワード線により選択される第1の記憶素子、
第2のデータを保持し、接続された前記第1のワード線により選択される第2の記憶素子、
第3のデータを保持し、接続された第2のワード線により選択される第3の記憶素子と、
第4のデータを保持し、接続された前記第2のワード線により選択される第4の記憶素子、
入力される行アドレスを保持する行アドレス保持部を有し、入力される第1の行アドレスと前記行アドレス保持部が出力する第2の行アドレスが一致する場合に制御信号を出力する比較部、
前記入力される行アドレスをデコードして前記第1又は第2のワード線にワード線選択信号を出力するとともに、前記制御信号が入力される場合には前記ワード線選択信号の出力を抑止する行アドレスデコーダ、
前記ワード線選択信号により、前記第1の記憶素子が保持する第1のデータ又は前記第3の記憶素子が保持する第3のデータのいずれかを保持する第1の読出保持部、及び
前記ワード線選択信号により、前記第2の記憶素子が保持する第2のデータ又は前記第4の記憶素子が保持する第4のデータのいずれかを保持する第2の読出保持部を有する半導体記憶装置と、
前記半導体記憶装置からのデータ読み出しを指示する読出命令信号を、前記半導体記憶装置に供給する命令部と、
を有する演算処理装置。
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