JPH0512894A - マイクロコンピユータ及びそのｒｏｍ読み出し方法 - Google Patents
マイクロコンピユータ及びそのｒｏｍ読み出し方法Info
- Publication number
- JPH0512894A JPH0512894A JP3191073A JP19107391A JPH0512894A JP H0512894 A JPH0512894 A JP H0512894A JP 3191073 A JP3191073 A JP 3191073A JP 19107391 A JP19107391 A JP 19107391A JP H0512894 A JPH0512894 A JP H0512894A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- data
- latch
- address
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【目的】 従来のＲＯＭを内蔵するマイコンではＭＰＵ
コアがＲＯＭを読み出す度に充放電が行なわれる。ＲＯ
Ｍが大容量だと充放電に要する電流が大きくなり、マイ
コンの消費電流を大きくし、大電流が短時間に流れるた
めノイズの原因ともなるので、充放電の頻度減少を目的
とする。 【構成】 ＲＯＭセル２のアレイ３から一度に読み出さ
れるデータビットを全て保持するラッチ９と、ＲＯＭセ
ル２のアレイ３から読み出すべきデータが、前回の読み
出しによってラッチ９に保持されているかどうかをアド
レスの一部を比較することによって判定するヒット検出
器１６と、この判定結果に基づき、読み出すべきデータ
が既にラッチ９に保持されている時はＲＯＭの充電及び
読み出しデータのラッチを行なわないように制御するＡ
ＮＤゲート１８ａ，１８ｂとを備えた。該当データが前
回の読み出しによってラッチ９に保持されている場合、
データをラッチ９から読み出し、ＲＯＭに充電を行なわ
ないため、充放電の回数が減少し、マイコンの消費電流
とノイズの発生する機会を抑える。
コアがＲＯＭを読み出す度に充放電が行なわれる。ＲＯ
Ｍが大容量だと充放電に要する電流が大きくなり、マイ
コンの消費電流を大きくし、大電流が短時間に流れるた
めノイズの原因ともなるので、充放電の頻度減少を目的
とする。 【構成】 ＲＯＭセル２のアレイ３から一度に読み出さ
れるデータビットを全て保持するラッチ９と、ＲＯＭセ
ル２のアレイ３から読み出すべきデータが、前回の読み
出しによってラッチ９に保持されているかどうかをアド
レスの一部を比較することによって判定するヒット検出
器１６と、この判定結果に基づき、読み出すべきデータ
が既にラッチ９に保持されている時はＲＯＭの充電及び
読み出しデータのラッチを行なわないように制御するＡ
ＮＤゲート１８ａ，１８ｂとを備えた。該当データが前
回の読み出しによってラッチ９に保持されている場合、
データをラッチ９から読み出し、ＲＯＭに充電を行なわ
ないため、充放電の回数が減少し、マイコンの消費電流
とノイズの発生する機会を抑える。
Description
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
（以下、マイコンと略記する）に関し、特に、命令やデ
ータを記憶し、読み出すために充電が必要なＲＯＭ（Re
ad Only Memory；読み出し専用メモリ）を内蔵するマイ
コンに関するものである。
（以下、マイコンと略記する）に関し、特に、命令やデ
ータを記憶し、読み出すために充電が必要なＲＯＭ（Re
ad Only Memory；読み出し専用メモリ）を内蔵するマイ
コンに関するものである。
【０００２】
【従来の技術】図３は、従来のＲＯＭを内蔵するマイコ
ンと、そのＲＯＭの内部の構成を示すブロックであり、
１は情報処理を行なうＭＰＵコア、２は１ビットのデー
タを保持するＲＯＭセル、３は４×４個のＲＯＭセル２
より構成されるＲＯＭアレイ、４は４×４個のＲＯＭセ
ル２中の４個のＲＯＭセル２を選択するＸデコーダ、５
はＲＯＭセル２のデータを読み出すビット線、６はビッ
ト線５の充電を行なう充電器、７はビット線５を増幅す
るセンスアンプ、８はセンスアンプ７から出力された４
ビットのデータ中の２ビットのデータを選択するＹデコ
ーダ、９はＹデコーダ８によって選択されたデータを必
要な期間保持するラッチ、１０は上記Ｘデコーダ４，充
電器６，Ｙデコーダ８，ラッチ９等の動作タイミングを
制御するタイミング制御器、１１はそのタイミング制御
線、１２は上記ＲＯＭアレイ３，Ｘデコーダ４，充電器
６，センスアンプ７，Ｙデコーダ８，ラッチ９，タイミ
ング制御器１０等より構成されるＲＯＭ、１３は上記Ｍ
ＰＵコア１とＲＯＭ１２を含み構成されるマイコン、１
４はＭＰＵコア１からＲＯＭ１２に出力されるアドレス
線で、アドレス線１４の内２本はＸデコーダ４に入力さ
れ、他の１本はＹデコーダ８に入力される。１５はＲＯ
Ｍ１２内のラッチ９からＭＰＵコア１に入力されるデー
タ線である。図４は、従来のＲＯＭを内蔵するマイコン
の読み出し動作を示すタイミング図である。
ンと、そのＲＯＭの内部の構成を示すブロックであり、
１は情報処理を行なうＭＰＵコア、２は１ビットのデー
タを保持するＲＯＭセル、３は４×４個のＲＯＭセル２
より構成されるＲＯＭアレイ、４は４×４個のＲＯＭセ
ル２中の４個のＲＯＭセル２を選択するＸデコーダ、５
はＲＯＭセル２のデータを読み出すビット線、６はビッ
ト線５の充電を行なう充電器、７はビット線５を増幅す
るセンスアンプ、８はセンスアンプ７から出力された４
ビットのデータ中の２ビットのデータを選択するＹデコ
ーダ、９はＹデコーダ８によって選択されたデータを必
要な期間保持するラッチ、１０は上記Ｘデコーダ４，充
電器６，Ｙデコーダ８，ラッチ９等の動作タイミングを
制御するタイミング制御器、１１はそのタイミング制御
線、１２は上記ＲＯＭアレイ３，Ｘデコーダ４，充電器
６，センスアンプ７，Ｙデコーダ８，ラッチ９，タイミ
ング制御器１０等より構成されるＲＯＭ、１３は上記Ｍ
ＰＵコア１とＲＯＭ１２を含み構成されるマイコン、１
４はＭＰＵコア１からＲＯＭ１２に出力されるアドレス
線で、アドレス線１４の内２本はＸデコーダ４に入力さ
れ、他の１本はＹデコーダ８に入力される。１５はＲＯ
Ｍ１２内のラッチ９からＭＰＵコア１に入力されるデー
タ線である。図４は、従来のＲＯＭを内蔵するマイコン
の読み出し動作を示すタイミング図である。
【０００３】図４を用いて従来のＲＯＭを内蔵するマイ
コンの動作タイミングを説明する。ＲＯＭ１２からデー
タを読み出す場合、必ず毎回の読み出しサイクルの前半
で充電を行ない、後半で読み出し（放電又は保持）を行
なう。図３を用いて従来のＲＯＭを内蔵するマイコンの
動作を説明する。実際には、ＲＯＭ１２はｎ×ｍ＝１２
８Ｋビット（ｎ，ｍ＞８）、データ線１５のビット幅は
８ビット位の構成であるが、ここでは簡単のため、図示
のように、ＲＯＭ１２を４×４＝１６、データ線１５の
ビット幅を２ビットの構成とした。ＭＰＵコア１がＲＯ
Ｍ１２に対してアドレスを出力する。ここではアドレス
の３ビットがＲＯＭ１２内部のデータ選択のためにＲＯ
Ｍ１２に入力される。ＲＯＭ１２内部でアドレスの上位
２ビットをＸデコーダ４に、アドレスの下位１ビットを
Ｙデコーダ８に与える。タイミング制御器１０は、充電
器６に４本のビット線５を充電させるとともに、Ｘデコ
ーダ４にアドレス線１４のアドレスの上位２ビットをデ
コードして４×４個のＲＯＭセル２の内の４個のＲＯＭ
セル２を選択させる。選択された４個のＲＯＭセル２
は、各ＲＯＭセル２の記憶しているデータが「１」であ
れば該当するビット線５の電位を保持し、記憶している
データが「０」であれば該当するビット線５を放電して
接地電位とする。センスアンプ７は４本のビット線５の
電位を増幅する。タイミング制御器１０は、Ｙデコーダ
８にアドレス線１４のアドレスの下位１ビットをデコー
ドして、センスアンプ７で増幅された４本のビット線５
の内の２本を選択させるとともに、ラッチ９に選択され
た２本のビット線５のデータを保持させ、ＭＰＵコア１
が出力したアドレスに対応するデータとしてＭＰＵコア
１に対して出力させる。このサイクルが繰り返される。
なお、構成によってはラッチ９がないこともある。
コンの動作タイミングを説明する。ＲＯＭ１２からデー
タを読み出す場合、必ず毎回の読み出しサイクルの前半
で充電を行ない、後半で読み出し（放電又は保持）を行
なう。図３を用いて従来のＲＯＭを内蔵するマイコンの
動作を説明する。実際には、ＲＯＭ１２はｎ×ｍ＝１２
８Ｋビット（ｎ，ｍ＞８）、データ線１５のビット幅は
８ビット位の構成であるが、ここでは簡単のため、図示
のように、ＲＯＭ１２を４×４＝１６、データ線１５の
ビット幅を２ビットの構成とした。ＭＰＵコア１がＲＯ
Ｍ１２に対してアドレスを出力する。ここではアドレス
の３ビットがＲＯＭ１２内部のデータ選択のためにＲＯ
Ｍ１２に入力される。ＲＯＭ１２内部でアドレスの上位
２ビットをＸデコーダ４に、アドレスの下位１ビットを
Ｙデコーダ８に与える。タイミング制御器１０は、充電
器６に４本のビット線５を充電させるとともに、Ｘデコ
ーダ４にアドレス線１４のアドレスの上位２ビットをデ
コードして４×４個のＲＯＭセル２の内の４個のＲＯＭ
セル２を選択させる。選択された４個のＲＯＭセル２
は、各ＲＯＭセル２の記憶しているデータが「１」であ
れば該当するビット線５の電位を保持し、記憶している
データが「０」であれば該当するビット線５を放電して
接地電位とする。センスアンプ７は４本のビット線５の
電位を増幅する。タイミング制御器１０は、Ｙデコーダ
８にアドレス線１４のアドレスの下位１ビットをデコー
ドして、センスアンプ７で増幅された４本のビット線５
の内の２本を選択させるとともに、ラッチ９に選択され
た２本のビット線５のデータを保持させ、ＭＰＵコア１
が出力したアドレスに対応するデータとしてＭＰＵコア
１に対して出力させる。このサイクルが繰り返される。
なお、構成によってはラッチ９がないこともある。
【０００４】
【発明が解決しようとする課題】従来のＲＯＭを内蔵す
るマイコンではＭＰＵコアがＲＯＭを読み出す度に充
電，放電が行なわれている。ＲＯＭが大容量である場
合、充電に要する電流が大きくなり、マイコンの消費電
流を大きくし、また大電流が短時間に流れるためノイズ
の原因ともなるという問題点があった。
るマイコンではＭＰＵコアがＲＯＭを読み出す度に充
電，放電が行なわれている。ＲＯＭが大容量である場
合、充電に要する電流が大きくなり、マイコンの消費電
流を大きくし、また大電流が短時間に流れるためノイズ
の原因ともなるという問題点があった。
【０００５】この発明は、かかる問題点を解決するため
になされたものであり、大電流が流れる充電，放電の回
数を減少させ、マイコンの消費電流や、ノイズの問題点
を減少させることを目的としている。
になされたものであり、大電流が流れる充電，放電の回
数を減少させ、マイコンの消費電流や、ノイズの問題点
を減少させることを目的としている。
【０００６】
【課題を解決するための手段】この発明に係るマイコン
は、命令やデータを記憶し、一度に読み出されるデータ
ビット数が実際に必要とされるデータビット数より大き
なＲＯＭセルのアレイを有し、読み出すために充電が必
要なＲＯＭを内蔵するマイコンにおいて、上記ＲＯＭセ
ルのアレイから一度に読み出されるデータビットを全て
保持するラッチと、ＲＯＭセルのアレイから読み出すべ
きデータが、前回の読み出しによって上記ラッチに保持
されているか否かを、アドレスの一部を比較することに
よって判定する判定手段と、この判定結果に基づき、読
み出すべきデータが既にラッチに保持されている時はＲ
ＯＭの充電及び読み出しデータのラッチを行なわないよ
うに制御する制御手段とを備えたものである。
は、命令やデータを記憶し、一度に読み出されるデータ
ビット数が実際に必要とされるデータビット数より大き
なＲＯＭセルのアレイを有し、読み出すために充電が必
要なＲＯＭを内蔵するマイコンにおいて、上記ＲＯＭセ
ルのアレイから一度に読み出されるデータビットを全て
保持するラッチと、ＲＯＭセルのアレイから読み出すべ
きデータが、前回の読み出しによって上記ラッチに保持
されているか否かを、アドレスの一部を比較することに
よって判定する判定手段と、この判定結果に基づき、読
み出すべきデータが既にラッチに保持されている時はＲ
ＯＭの充電及び読み出しデータのラッチを行なわないよ
うに制御する制御手段とを備えたものである。
【０００７】また、この発明に係るマイコンのＲＯＭ読
み出し方法は、上記のように構成されたマイコンにおい
て、ＲＯＭセルのアレイから読み出すべきデータがラッ
チに保持されていない時のみ、読み出しサイクルを読み
出しに必要なサイクルよりも長くするようにしたもので
ある。
み出し方法は、上記のように構成されたマイコンにおい
て、ＲＯＭセルのアレイから読み出すべきデータがラッ
チに保持されていない時のみ、読み出しサイクルを読み
出しに必要なサイクルよりも長くするようにしたもので
ある。
【０００８】
【作用】上記のように構成されたマイコンは、該当デー
タが前回の読み出しによってラッチに保持されている場
合、データをラッチから読み出し、ＲＯＭに充電を行な
わないため、全体として充電／放電の回数が減少し、マ
イコンの消費電流を抑え、ノイズの発生する機会も抑え
る。
タが前回の読み出しによってラッチに保持されている場
合、データをラッチから読み出し、ＲＯＭに充電を行な
わないため、全体として充電／放電の回数が減少し、マ
イコンの消費電流を抑え、ノイズの発生する機会も抑え
る。
【０００９】更に、上記のようなＲＯＭ読み出し方法を
用いれば、平均の読み出し速度を余り落とさずに充電／
放電時間を長くすることが可能となる。このため、イン
ピーダンスの高いトランジスタを用いて時間をかけて充
電／放電できるため短時間に大電流が流れることによる
ノイズ発生を抑制できる。
用いれば、平均の読み出し速度を余り落とさずに充電／
放電時間を長くすることが可能となる。このため、イン
ピーダンスの高いトランジスタを用いて時間をかけて充
電／放電できるため短時間に大電流が流れることによる
ノイズ発生を抑制できる。
【００１０】
実施例１．図１は、この発明の一実施例によるＲＯＭを
内蔵するマイコンと、そのＲＯＭの内部の構成を示すブ
ロック図であり、１〜７，１０，１１は従来と同様のも
のである。９はＲＯＭアレイ３よりセンスアンプ７を介
して出力された全てのデータ（ここでは４ビット）を必
要な期間保持するラッチ、８はラッチ９から出力された
４ビットのデータ中の２ビットのデータを選択するＹデ
コーダ、１６は本願の判定手段に相当するヒット検出器
であり、前回のアドレスの一部（ここでは上位２ビッ
ト）を保持するレジスタ１６ａと、アドレス線１４の一
部と上記レジスタ１６ａに保持されているアドレスの一
部を比較する比較器１６ｂとから成る。１７は上記ヒッ
ト検出器１６（比較器１６ｂ）から出力されるヒット線
であり、一致のとき「１」，不一致のとき「０」とな
る。１８ａ，１８ｂは本願の制御手段として、タイミン
グ制御器１０からのタイミング制御線１１の充電器６と
ラッチ９への入力を上記ヒット検出器１６からのヒット
線１７で制御するＡＮＤゲートであり、ヒット検出器１
６からのヒット線１７はその反転入力端に与えられてい
る。１２はＲＯＭアレイ３，Ｘデコーダ４，充電器６，
センスアンプ７，Ｙデコーダ８，ラッチ９，タイミング
制御器１０，ヒット検出器１６等より構成されるＲＯ
Ｍ、１３はＭＰＵコア１とＲＯＭ１２を含み構成される
マイコン、１４はＭＰＵコア１からＲＯＭ１２に出力さ
れるアドレス線で、アドレス線１４の内２本はＸデコー
ダ４とヒット検出器１６に入力され、他の１本はＹデコ
ーダ８に入力される。１５はＲＯＭ１２内のＹデコーダ
８からＭＰＵコア１に入力されるデータ線である。図２
は、この発明の一実施例によるＲＯＭを内蔵するマイコ
ンの動作を示すタイミング図である。
内蔵するマイコンと、そのＲＯＭの内部の構成を示すブ
ロック図であり、１〜７，１０，１１は従来と同様のも
のである。９はＲＯＭアレイ３よりセンスアンプ７を介
して出力された全てのデータ（ここでは４ビット）を必
要な期間保持するラッチ、８はラッチ９から出力された
４ビットのデータ中の２ビットのデータを選択するＹデ
コーダ、１６は本願の判定手段に相当するヒット検出器
であり、前回のアドレスの一部（ここでは上位２ビッ
ト）を保持するレジスタ１６ａと、アドレス線１４の一
部と上記レジスタ１６ａに保持されているアドレスの一
部を比較する比較器１６ｂとから成る。１７は上記ヒッ
ト検出器１６（比較器１６ｂ）から出力されるヒット線
であり、一致のとき「１」，不一致のとき「０」とな
る。１８ａ，１８ｂは本願の制御手段として、タイミン
グ制御器１０からのタイミング制御線１１の充電器６と
ラッチ９への入力を上記ヒット検出器１６からのヒット
線１７で制御するＡＮＤゲートであり、ヒット検出器１
６からのヒット線１７はその反転入力端に与えられてい
る。１２はＲＯＭアレイ３，Ｘデコーダ４，充電器６，
センスアンプ７，Ｙデコーダ８，ラッチ９，タイミング
制御器１０，ヒット検出器１６等より構成されるＲＯ
Ｍ、１３はＭＰＵコア１とＲＯＭ１２を含み構成される
マイコン、１４はＭＰＵコア１からＲＯＭ１２に出力さ
れるアドレス線で、アドレス線１４の内２本はＸデコー
ダ４とヒット検出器１６に入力され、他の１本はＹデコ
ーダ８に入力される。１５はＲＯＭ１２内のＹデコーダ
８からＭＰＵコア１に入力されるデータ線である。図２
は、この発明の一実施例によるＲＯＭを内蔵するマイコ
ンの動作を示すタイミング図である。
【００１１】図１を用いて、この発明の一実施例による
ＲＯＭを内蔵するマイコンの動作を説明する。ＭＰＵコ
ア１がＲＯＭ１２に対してアドレスを出力する。ここで
はアドレスの３ビットがＲＯＭ１２内部のデータ選択の
ためにＲＯＭ１２に入力される。ＲＯＭ１２内部でアド
レスの上位２ビットをＸデコーダ４とヒット検出器１６
に、アドレスの下位１ビットをＹデコーダ８に与える。
ヒット検出器１６は、入力された２ビットのアドレスが
前回のアドレスと一致か不一致かをヒット線１７を経て
充電器６とラッチ９のＡＮＤゲート１８ａ，１８ｂに伝
える。すなわち、ヒット検出器１６内のレジスタ１６ａ
は前回のアドレスの上位２ビットを保持しており、比較
器１６ｂはＭＰＵコア１から出力されるアドレスの上位
２ビットと、レジスタ１６ａに保持されているアドレス
の上位２ビットを比較し、一致していれば「１」を，不
一致であれば「０」を出力する。入力された２ビットの
アドレスが前回のアドレスと不一致の場合、タイミング
制御器１０が充電を指示し、かつ、ヒット線１７が不一
致「０」を示しているので、充電器６は４本のビット線
５を充電する（ヒットでないのでＡＮＤゲート１８ａが
有効になる）。また、タイミング制御器１０は、Ｘデコ
ーダ４にアドレス線１４のアドレスの上位２ビットをデ
コードして４×４個のＲＯＭセル２の内の４個のＲＯＭ
セル２を選択させる。選択された４個のＲＯＭセル２
は、各ＲＯＭセル２の記憶しているデータが「１」であ
れば該当するビット線５の電位を保持し、記憶している
データが「０」であれば該当するビット線５を放電して
接地電位とする。センスアンプ７は４本のビット線５の
電位を増幅する。タイミング制御器１０がラッチを指示
し、かつヒット線１７が不一致「０」を示しているの
で、ラッチ９はセンスアンプ７で増幅された４本のビッ
ト線５のデータを保持する（ヒットでないのでＡＮＤゲ
ート１８ｂが有効になる）。また、タイミング制御器１
０は、Ｙデコーダ８にアドレス線１４のアドレスの下位
１ビットをデコードして、ラッチ９から出力された４本
のビット線５の内の２本を選択させ、ＭＰＵコア１が出
力したアドレスに対応するデータとしてＭＰＵコア１に
対して出力させるとともに、今回のアドレスの上位２ビ
ットをヒット検出器１６内のレジスタ１６ａに保持させ
る。図２（ａ）を用いてこの場合の動作タイミングを説
明する。この場合の動作は不一致時の読み出しサイクル
に相当する。ＲＯＭ１２からデータを読み出す場合、従
来と同様，読み出しサイクルの前半で充電を行ない、後
半で読み出し（放電又は保持）を行なう。
ＲＯＭを内蔵するマイコンの動作を説明する。ＭＰＵコ
ア１がＲＯＭ１２に対してアドレスを出力する。ここで
はアドレスの３ビットがＲＯＭ１２内部のデータ選択の
ためにＲＯＭ１２に入力される。ＲＯＭ１２内部でアド
レスの上位２ビットをＸデコーダ４とヒット検出器１６
に、アドレスの下位１ビットをＹデコーダ８に与える。
ヒット検出器１６は、入力された２ビットのアドレスが
前回のアドレスと一致か不一致かをヒット線１７を経て
充電器６とラッチ９のＡＮＤゲート１８ａ，１８ｂに伝
える。すなわち、ヒット検出器１６内のレジスタ１６ａ
は前回のアドレスの上位２ビットを保持しており、比較
器１６ｂはＭＰＵコア１から出力されるアドレスの上位
２ビットと、レジスタ１６ａに保持されているアドレス
の上位２ビットを比較し、一致していれば「１」を，不
一致であれば「０」を出力する。入力された２ビットの
アドレスが前回のアドレスと不一致の場合、タイミング
制御器１０が充電を指示し、かつ、ヒット線１７が不一
致「０」を示しているので、充電器６は４本のビット線
５を充電する（ヒットでないのでＡＮＤゲート１８ａが
有効になる）。また、タイミング制御器１０は、Ｘデコ
ーダ４にアドレス線１４のアドレスの上位２ビットをデ
コードして４×４個のＲＯＭセル２の内の４個のＲＯＭ
セル２を選択させる。選択された４個のＲＯＭセル２
は、各ＲＯＭセル２の記憶しているデータが「１」であ
れば該当するビット線５の電位を保持し、記憶している
データが「０」であれば該当するビット線５を放電して
接地電位とする。センスアンプ７は４本のビット線５の
電位を増幅する。タイミング制御器１０がラッチを指示
し、かつヒット線１７が不一致「０」を示しているの
で、ラッチ９はセンスアンプ７で増幅された４本のビッ
ト線５のデータを保持する（ヒットでないのでＡＮＤゲ
ート１８ｂが有効になる）。また、タイミング制御器１
０は、Ｙデコーダ８にアドレス線１４のアドレスの下位
１ビットをデコードして、ラッチ９から出力された４本
のビット線５の内の２本を選択させ、ＭＰＵコア１が出
力したアドレスに対応するデータとしてＭＰＵコア１に
対して出力させるとともに、今回のアドレスの上位２ビ
ットをヒット検出器１６内のレジスタ１６ａに保持させ
る。図２（ａ）を用いてこの場合の動作タイミングを説
明する。この場合の動作は不一致時の読み出しサイクル
に相当する。ＲＯＭ１２からデータを読み出す場合、従
来と同様，読み出しサイクルの前半で充電を行ない、後
半で読み出し（放電又は保持）を行なう。
【００１２】他方、入力された２ビットのアドレスが前
回のアドレスと一致の場合、タイミング制御器１０が充
電を指示するが、ヒット線１７が一致「１」を示してい
るので充電器６は充電動作をしない（ヒットなのでＡＮ
Ｄゲート１８ａが有効にならない）。タイミング制御器
１０は、Ｘデコーダ４にアドレス線１４のアドレスの上
位２ビットをデコードして４×４個のＲＯＭセル２の内
の４個のＲＯＭセル２を選択させる。しかし、選択され
た４個のＲＯＭセル２は該当するビット線５の電位を保
持又は放電するが、４本のビット線５が充電されていな
いので各ビット線５は不定又は接地電位となる。センス
アンプ７は４本のビット線５の電位を増幅する。タイミ
ング制御器１０がラッチを指示するが、ヒット線１７が
一致「１」を示しているので、ラッチ９はセンスアンプ
７で増幅された４本のビット線５のデータを無視し、前
回のデータを保持し続ける（ヒットなのでＡＮＤゲート
１８ｂが有効にならない）。また、タイミング制御器１
０は、Ｙデコーダ８にアドレス線１４のアドレスの下位
１ビットをデコードして、ラッチ９から出力された４本
のビット線５の内の２本を選択させ、ＭＰＵコア１が出
力したアドレスに対応するデータとしてＭＰＵコア１に
対して出力させるとともに、今回のアドレスの上位２ビ
ットをヒット検出器１６内のレジスタ１６ａに保持させ
る。図２（ａ）を用いてこの場合の動作タイミングを説
明する。この場合の動作は一致時の読み出しサイクルに
相当する。ＲＯＭ１２からデータを読み出す場合、従来
と異なり読み出しアドレスの上位２ビットの値により、
この不一致時と一致時の２種類のサイクルのいずれかが
繰り返される。
回のアドレスと一致の場合、タイミング制御器１０が充
電を指示するが、ヒット線１７が一致「１」を示してい
るので充電器６は充電動作をしない（ヒットなのでＡＮ
Ｄゲート１８ａが有効にならない）。タイミング制御器
１０は、Ｘデコーダ４にアドレス線１４のアドレスの上
位２ビットをデコードして４×４個のＲＯＭセル２の内
の４個のＲＯＭセル２を選択させる。しかし、選択され
た４個のＲＯＭセル２は該当するビット線５の電位を保
持又は放電するが、４本のビット線５が充電されていな
いので各ビット線５は不定又は接地電位となる。センス
アンプ７は４本のビット線５の電位を増幅する。タイミ
ング制御器１０がラッチを指示するが、ヒット線１７が
一致「１」を示しているので、ラッチ９はセンスアンプ
７で増幅された４本のビット線５のデータを無視し、前
回のデータを保持し続ける（ヒットなのでＡＮＤゲート
１８ｂが有効にならない）。また、タイミング制御器１
０は、Ｙデコーダ８にアドレス線１４のアドレスの下位
１ビットをデコードして、ラッチ９から出力された４本
のビット線５の内の２本を選択させ、ＭＰＵコア１が出
力したアドレスに対応するデータとしてＭＰＵコア１に
対して出力させるとともに、今回のアドレスの上位２ビ
ットをヒット検出器１６内のレジスタ１６ａに保持させ
る。図２（ａ）を用いてこの場合の動作タイミングを説
明する。この場合の動作は一致時の読み出しサイクルに
相当する。ＲＯＭ１２からデータを読み出す場合、従来
と異なり読み出しアドレスの上位２ビットの値により、
この不一致時と一致時の２種類のサイクルのいずれかが
繰り返される。
【００１３】実施例２．図１，図２（ｂ）を用いて、こ
の発明の一実施例のＲＯＭを内蔵するマイコンの他の動
作タイミングを説明する。なお、マイコンの動作の内、
信号，データの流れは実施例１と同様である。入力され
た２ビットのアドレスが前回のアドレスと不一致の場
合、タイミング制御器１０が充電を指示し、かつ、ヒッ
ト線１７が不一致を示しているので充電器６は４本のビ
ット線５を充電する。実施例１では１クロックの前半で
充電しているが、ここでは１クロックで充電する。ま
た、タイミング制御器１０は、Ｘデコーダ４にアドレス
線１４のアドレスの上位２ビットをデコードして４×４
個のＲＯＭセル２の内の４個のＲＯＭセル２を選択させ
る。選択された４個のＲＯＭセル２は、各ＲＯＭセル２
の記憶しているデータが「１」であれば該当するビット
線５の電位を保持し、記憶しているデータが「０」であ
れば該当するビット線５を放電して接地電位とする。実
施例１では１クロックの後半で放電しているが、ここで
は１クロックで放電する。センスアンプ７は４本のビッ
ト線５の電位を増幅し、実施例１と同様にデータが読み
出される。他方、入力された２ビットのアドレスが前回
のアドレスと一致の場合は、実施例１の動作タイミング
と同様である。アドレスの上位２ビットの値により、こ
の不一致時と一致時の２種類のサイクルのいずれかが繰
り返される。
の発明の一実施例のＲＯＭを内蔵するマイコンの他の動
作タイミングを説明する。なお、マイコンの動作の内、
信号，データの流れは実施例１と同様である。入力され
た２ビットのアドレスが前回のアドレスと不一致の場
合、タイミング制御器１０が充電を指示し、かつ、ヒッ
ト線１７が不一致を示しているので充電器６は４本のビ
ット線５を充電する。実施例１では１クロックの前半で
充電しているが、ここでは１クロックで充電する。ま
た、タイミング制御器１０は、Ｘデコーダ４にアドレス
線１４のアドレスの上位２ビットをデコードして４×４
個のＲＯＭセル２の内の４個のＲＯＭセル２を選択させ
る。選択された４個のＲＯＭセル２は、各ＲＯＭセル２
の記憶しているデータが「１」であれば該当するビット
線５の電位を保持し、記憶しているデータが「０」であ
れば該当するビット線５を放電して接地電位とする。実
施例１では１クロックの後半で放電しているが、ここで
は１クロックで放電する。センスアンプ７は４本のビッ
ト線５の電位を増幅し、実施例１と同様にデータが読み
出される。他方、入力された２ビットのアドレスが前回
のアドレスと一致の場合は、実施例１の動作タイミング
と同様である。アドレスの上位２ビットの値により、こ
の不一致時と一致時の２種類のサイクルのいずれかが繰
り返される。
【００１４】なお、上記実施例では、アドレスの一致時
でもＸデコーダ４に選択，放電させているが、Ｘデコー
ダ４に充電器６やラッチ９と同様なＡＮＤゲートを設け
て一致時には動作しないようにしても同様の効果が得ら
れる。また、上記実施例では、ヒット検出器１６内のレ
ジスタ１６ａに常に前回のアドレスの一部を保持させる
ようにしたが、不一致になった時のアドレスのみを保持
させるようにしても同様の効果が得られる。この場合、
一致時にはレジスタの書き換えが不要になる。
でもＸデコーダ４に選択，放電させているが、Ｘデコー
ダ４に充電器６やラッチ９と同様なＡＮＤゲートを設け
て一致時には動作しないようにしても同様の効果が得ら
れる。また、上記実施例では、ヒット検出器１６内のレ
ジスタ１６ａに常に前回のアドレスの一部を保持させる
ようにしたが、不一致になった時のアドレスのみを保持
させるようにしても同様の効果が得られる。この場合、
一致時にはレジスタの書き換えが不要になる。
【００１５】
【発明の効果】以上のように、この発明のマイコンによ
れば、ＲＯＭセルのアレイから一度に読み出されるデー
タビットを全て保持するラッチと、ＲＯＭセルのアレイ
から読み出すべきデータが、前回の読み出しによって上
記ラッチに保持されているか否かを、アドレスの一部を
比較することによって判定する判定手段と、この判定結
果に基づき、読み出すべきデータが既にラッチに保持さ
れている時はＲＯＭの充電及び読み出しデータのラッチ
を行なわないように制御する制御手段とを備えたことに
より、該当データが前回の読み出しによってラッチに記
憶されている場合、データをラッチから読み出し、ＲＯ
Ｍに充電を行なわないため、全体として充電／放電の回
数が減少し、マイコンの消費電流を抑え、ノイズの発生
する機会も抑える。
れば、ＲＯＭセルのアレイから一度に読み出されるデー
タビットを全て保持するラッチと、ＲＯＭセルのアレイ
から読み出すべきデータが、前回の読み出しによって上
記ラッチに保持されているか否かを、アドレスの一部を
比較することによって判定する判定手段と、この判定結
果に基づき、読み出すべきデータが既にラッチに保持さ
れている時はＲＯＭの充電及び読み出しデータのラッチ
を行なわないように制御する制御手段とを備えたことに
より、該当データが前回の読み出しによってラッチに記
憶されている場合、データをラッチから読み出し、ＲＯ
Ｍに充電を行なわないため、全体として充電／放電の回
数が減少し、マイコンの消費電流を抑え、ノイズの発生
する機会も抑える。
【００１６】また、この発明のマイコンのＲＯＭ読み出
し方法によれば、上記マイコンにおいて、ＲＯＭセルの
アレイから読み出すべきデータがラッチに保持されてい
ない時のみ、読み出しサイクルを読み出しに必要なサイ
クルよりも長くするようにしたことにより、平均の読み
出し速度を余り落とさずに充電／放電時間を長くするこ
とが可能になる。このため、インピーダンスの高いトラ
ンジスタを用いて時間をかけて充電／放電できるので、
短時間に大電流が流れることによるノイズ発生を抑制で
きる。
し方法によれば、上記マイコンにおいて、ＲＯＭセルの
アレイから読み出すべきデータがラッチに保持されてい
ない時のみ、読み出しサイクルを読み出しに必要なサイ
クルよりも長くするようにしたことにより、平均の読み
出し速度を余り落とさずに充電／放電時間を長くするこ
とが可能になる。このため、インピーダンスの高いトラ
ンジスタを用いて時間をかけて充電／放電できるので、
短時間に大電流が流れることによるノイズ発生を抑制で
きる。
【図１】この発明の実施例１の構成を示すブロック図で
ある。
ある。
【図２】この発明の実施例１と２の動作を示すタイミン
グ図である。
グ図である。
【図３】従来例の構成を示すブロック図である。
【図４】従来例の動作を示すタイミング図である。
１ ＭＰＵコア
２ ＲＯＭセル
３ ＲＯＭアレイ
９ ラッチ
１０ タイミング制御器
１２ ＲＯＭ
１６ ヒット検出器（判定手段）
１８ａ，１８ｂ ＡＮＤゲート（制御手段）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図３は、従来のＲＯＭを内蔵するマイコ
ンと、そのＲＯＭの内部の構成を示すブロック図であ
り、１は情報処理を行なうＭＰＵコア、２は１ビットの
データを保持するＲＯＭセル、３は４×４個のＲＯＭセ
ル２より構成されるＲＯＭアレイ、４は４×４個のＲＯ
Ｍセル２中の４個のＲＯＭセル２を選択するＸデコー
ダ、５はＲＯＭセル２のデータを読み出すビット線、６
はビット線５の充電を行なう充電器、７はビット線５を
増幅するセンスアンプ、８はセンスアンプ７から出力さ
れた４ビットのデータ中の２ビットのデータを選択する
Ｙデコーダ、９はＹデコーダ８によって選択されたデー
タを必要な期間保持するラッチ、１０は上記Ｘデコーダ
４，充電器６，Ｙデコーダ８，ラッチ９等の動作タイミ
ングを制御するタイミング制御器、１１はそのタイミン
グ制御線、１２は上記ＲＯＭアレイ３，Ｘデコーダ４，
充電器６，センスアンプ７，Ｙデコーダ８，ラッチ９，
タイミング制御器１０等より構成されるＲＯＭ、１３は
上記ＭＰＵコア１とＲＯＭ１２を含み構成されるマイコ
ン、１４はＭＰＵコア１からＲＯＭ１２に出力されるア
ドレス線で、アドレス線１４の内２本はＸデコーダ４に
入力され、他の１本はＹデコーダ８に入力される。１５
はＲＯＭ１２内のラッチ９からＭＰＵコア１に入力され
るデータ線である。図４は、従来のＲＯＭを内蔵するマ
イコンの読み出し動作を示すタイミング図である。
ンと、そのＲＯＭの内部の構成を示すブロック図であ
り、１は情報処理を行なうＭＰＵコア、２は１ビットの
データを保持するＲＯＭセル、３は４×４個のＲＯＭセ
ル２より構成されるＲＯＭアレイ、４は４×４個のＲＯ
Ｍセル２中の４個のＲＯＭセル２を選択するＸデコー
ダ、５はＲＯＭセル２のデータを読み出すビット線、６
はビット線５の充電を行なう充電器、７はビット線５を
増幅するセンスアンプ、８はセンスアンプ７から出力さ
れた４ビットのデータ中の２ビットのデータを選択する
Ｙデコーダ、９はＹデコーダ８によって選択されたデー
タを必要な期間保持するラッチ、１０は上記Ｘデコーダ
４，充電器６，Ｙデコーダ８，ラッチ９等の動作タイミ
ングを制御するタイミング制御器、１１はそのタイミン
グ制御線、１２は上記ＲＯＭアレイ３，Ｘデコーダ４，
充電器６，センスアンプ７，Ｙデコーダ８，ラッチ９，
タイミング制御器１０等より構成されるＲＯＭ、１３は
上記ＭＰＵコア１とＲＯＭ１２を含み構成されるマイコ
ン、１４はＭＰＵコア１からＲＯＭ１２に出力されるア
ドレス線で、アドレス線１４の内２本はＸデコーダ４に
入力され、他の１本はＹデコーダ８に入力される。１５
はＲＯＭ１２内のラッチ９からＭＰＵコア１に入力され
るデータ線である。図４は、従来のＲＯＭを内蔵するマ
イコンの読み出し動作を示すタイミング図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (2)
- 【請求項１】 命令やデータを記憶し、一度に読み出さ
れるデータビット数が実際に必要とされるデータビット
数より大きなＲＯＭセルのアレイを有し、読み出すため
に充電が必要なＲＯＭを内蔵するマイクロコンピュータ
において、上記ＲＯＭセルのアレイから一度に読み出さ
れるデータビットを全て保持するラッチと、ＲＯＭセル
のアレイから読み出すべきデータが、前回の読み出しに
よって上記ラッチに保持されているか否かを、アドレス
の一部を比較することによって判定する判定手段と、こ
の判定結果に基づき、読み出すべきデータが既にラッチ
に保持されている時はＲＯＭの充電及び読み出しデータ
のラッチを行なわないように制御する制御手段とを備え
たことを特徴とするマイクロコンピュータ。 - 【請求項２】 請求項１記載のマイクロコンピュータに
おいて、ＲＯＭセルのアレイから読み出すべきデータが
ラッチに保持されていない時のみ、読み出しサイクルを
読み出しに必要なサイクルよりも長くするようにしたこ
とを特徴とするマイクロコンピュータのＲＯＭ読み出し
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191073A JPH0512894A (ja) | 1991-07-05 | 1991-07-05 | マイクロコンピユータ及びそのｒｏｍ読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191073A JPH0512894A (ja) | 1991-07-05 | 1991-07-05 | マイクロコンピユータ及びそのｒｏｍ読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512894A true JPH0512894A (ja) | 1993-01-22 |
Family
ID=16268419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3191073A Pending JPH0512894A (ja) | 1991-07-05 | 1991-07-05 | マイクロコンピユータ及びそのｒｏｍ読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001266580A (ja) * | 2000-01-26 | 2001-09-28 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2011008872A (ja) * | 2009-06-26 | 2011-01-13 | Fujitsu Ltd | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685130A (en) * | 1979-12-12 | 1981-07-11 | Mitsubishi Electric Corp | Rom access circuit |
| JPS6196271A (ja) * | 1984-10-16 | 1986-05-14 | Kubota Ltd | 玉形弁 |
| JPS62219399A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | リ−ドオンリメモリ読み出し方式 |
-
1991
- 1991-07-05 JP JP3191073A patent/JPH0512894A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685130A (en) * | 1979-12-12 | 1981-07-11 | Mitsubishi Electric Corp | Rom access circuit |
| JPS6196271A (ja) * | 1984-10-16 | 1986-05-14 | Kubota Ltd | 玉形弁 |
| JPS62219399A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | リ−ドオンリメモリ読み出し方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001266580A (ja) * | 2000-01-26 | 2001-09-28 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2011008872A (ja) * | 2009-06-26 | 2011-01-13 | Fujitsu Ltd | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10303629B2 (en) | Systems and methods involving data bus inversion memory circuitry, configuration(s) and/or operation | |
| US5991209A (en) | Split sense amplifier and staging buffer for wide memory architecture | |
| US6191970B1 (en) | Selective match line discharging in a partitioned content addressable memory array | |
| US6601154B2 (en) | Cache memory employing dynamically controlled data array start timing and a microcomputer using the same | |
| JPH0330185A (ja) | メモリ素子の出力バッファのプレチャージ制御回路 | |
| JPH08297982A (ja) | 多値メモリセルを有する半導体記憶装置 | |
| JPH08124399A (ja) | 半導体記憶装置 | |
| US7310018B2 (en) | Method and apparatus providing input buffer design using common-mode feedback | |
| WO2010050282A1 (ja) | パラレル連想メモリ | |
| US4959815A (en) | Digital signal processor | |
| US20040100829A1 (en) | Circuit for lines with multiple drivers | |
| JPH0512894A (ja) | マイクロコンピユータ及びそのｒｏｍ読み出し方法 | |
| US6597622B2 (en) | Apparatus and method for operation of multi-bank semiconductor memory device with an up/down counter | |
| US9852024B2 (en) | Apparatus and method for read time control in ECC-enabled flash memory | |
| US6813207B2 (en) | Semiconductor memory device | |
| JPH1153887A (ja) | デコード信号比較回路 | |
| JPH0765580A (ja) | 半導体記憶装置 | |
| US7376152B2 (en) | Method and/or architecture implemented in hardware for the adjustment of messages with indeterministic length | |
| JP3071435B2 (ja) | 多ビット一致回路 | |
| US6574722B2 (en) | Semiconductor storage device | |
| JP2004192695A (ja) | 連想メモリ装置 | |
| JP3064048B2 (ja) | Ｃｄ−ｒｏｍの削除ビット貯蔵方法及び回路 | |
| KR100205326B1 (ko) | 입력 버퍼회로 | |
| US7437402B1 (en) | Low-power, high-speed word comparator | |
| JPH11134878A (ja) | 不揮発性半導体メモリ |